Tengo un sistema que arranca en una frecuencia y luego el PLL principal se vuelve a cargar para continuar el arranque en una frecuencia más alta. Cuando se hace esto, el DDR se pone en actualización automática. Después de que se bloqueen los PLL principales, el reloj DDR cambiará de 100Mhz a 133Mhz.
Parece que la DLL dentro del DDR está relacionada con la frecuencia del reloj. ¿Debo volver a ejecutar las secuencias de MRS para bloquearlas nuevamente antes de operar a la frecuencia más alta?
Bonus: ¿Cuál es exactamente la función de la DLL dentro de la DDR? Pensé que todo había salido de CK / CK #. Sé que el controlador DDR del host necesita algunos retrasos para bloquear los datos, pero pensé que DDR estaba diseñado para que la memoria RAM sea más sencilla.
El DDR2 específico que estoy usando es Micron MT47H32M16 y Samsung K4T51163QG-HC.