He estado intentando interconectar LPDDR2 ram con mi SOC pero me confundí en cuanto a cómo conectar las líneas CA. ¿Alguien tiene algún diseño de referencia de LPDDR2 del que pueda salir?
He estado intentando interconectar LPDDR2 ram con mi SOC pero me confundí en cuanto a cómo conectar las líneas CA. ¿Alguien tiene algún diseño de referencia de LPDDR2 del que pueda salir?
LPDDR2 es más o menos confidencial y, por lo tanto, no hay mucha información disponible sobre él.
Si ha enrutado DDR, es casi sencillo ya que no hay terminación, solo tiene que conectar las señales entre ellos. Actualmente estoy trabajando en un diseño con un SoC y un LPDDR2 y fue muy simple en el esquema, pero el enrutamiento es un poco más difícil.
Las CA son líneas de dirección y se deben enrutar directamente (CA0 del Controlador a CA0 de la memoria, etc.).
El intercambio de bits y bytes está claramente permitido con otro tipo de DDR y LPPDR, pero para LPDDR2, algunas notas y apéndices en el estándar Jedec parecen no permitirlo. Después de buscar, algunos miembros del foro de Xilinx lo probaron y funcionó bien. También pregunté a dos proveedores de LPDDR2 y al proveedor de SoC (para el lado del controlador), qué es posible acerca del intercambio de bits y bytes:
También con el paquete PoP de 168 bolas, que es claramente más fácil de enrutar en 32 bits que el paquete de 134 bolas. Pero también dependerá de su fabricante y ensamblaje de PCB, ya que el paso es muy fino (0,5 mm y 0,65 mm).
Puedes leer algunas recomendaciones:
Pero lo mejor será ponerse en contacto con un proveedor de LPDDR2 y pedirle ayuda para su diseño.
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