Preguntas con etiqueta 'pll'

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Derivación del criterio de estabilidad para el PLL digital tipo 3

¿Alguien podría ayudar a derivar la siguiente expresión (4.23), que es el criterio de estabilidad para el PLL digital tipo 3? Nota: las capturas de pantalla se toman del libro de Floyd Gardner: Phaselock Techniques 3rd Edition     
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PLL: confusión conceptual

En el PLL se dice que el rango de captura es la frecuencia a partir de la cual el PLL comienza a funcionar y el rango de bloqueo es la frecuencia donde la salida del VCO es igual a la frecuencia de referencia del oscilador. Si ese es el caso, ¿p...
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¿Cómo implementar un ADPLL en Verilog que se enlaza con una onda sinusoidal arbitraria?

No puedo descubrir cómo implementar un ADPLL en un FPGA que puede tomar una entrada periódica arbitraria y bloquear su frecuencia (cierto rango finito está bien) y la fase. Una salida de onda cuadrada servirá. Como primer paso, pensé en asumi...
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PLL integrado CCC, Microsemi / Actel ProASIC3 nano Flash Family FPGA, A3P125

Tengo Micosemi / Actel ProASIC3 Nano A3P125, Chip VQ100. Estaba buscando el CCC integrado PLL para conectar el reloj de 100MHz y he revisado el manual ProASIC3 FPGA Fabric Guía del usuario . donde he encontrado, tengo tres opciones (3pins) co...
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¿Por qué mi STM32F4 PLL no parece funcionar?

He pasado algunos días sin éxito intentando que mi Nucleo F401RE use el PLL para el reloj de su sistema. Lo he configurado para utilizar el HSE de 8 MHz y la salida de 84 MHz como el reloj del sistema. El código deja de ejecutarse cuando llega a...
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Thyristor Inverter se dispara por un momento y luego no lo hace

Como puede ver en el circuito a continuación, tengo un condensador cargado a 1000 V, donde la idea es disparar el bloque del inversor del tiristor para generar corrientes / voltajes trifásicos. Para el bloque PLL estoy considerando una fuente de...
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PLL vs Oscilador de cristal de frecuencia más alta para fpga [cerrado]

Necesito una frecuencia de reloj de 100MHz para implementar mi diseño HDL en un FPGA. ¿Es mejor usar una placa FPGA con un oscilador de cristal de 100MHz o usar PLL para aumentar la frecuencia? ¿Cuáles son las ventajas y desventajas de ellos?  ...
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Ancho de banda de bucle y ganancia de bucle abierto y cerrado en ADIsimPLL

Quiero usar ADIsimPll para calcular las propiedades del filtro de bucle para un PLL que quiero construir. Leí algunas cosas en los programas sobre temas de ayuda que me parecen extraños. Tal vez ustedes me puedan ayudar con esos. Definen el...
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Ayuda con el diseño del DAC actual

Estoy obligado a diseñar un DAC actual (64 elementos NMOS) que obtenga la corriente de otro DAC actual (16 elementos PMOS). Las especificaciones son las siguientes: 1. La salida de corriente más pequeña del PMOS DAC es 6uA. 2. El tamaño de...
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PLL Loop Filter y su influencia en la velocidad

Estaba haciendo algunas investigaciones sobre Phase Locked Loops (PLLs). Ahora lo que entiendo es que el filtro de bucle es primero necesario para suprimir las señales no deseadas en el VCO, por lo que la sintonización está controlada por el val...