Necesito una frecuencia de reloj de 100MHz para implementar mi diseño HDL en un FPGA. ¿Es mejor usar una placa FPGA con un oscilador de cristal de 100MHz o usar PLL para aumentar la frecuencia? ¿Cuáles son las ventajas y desventajas de ellos?
Necesito una frecuencia de reloj de 100MHz para implementar mi diseño HDL en un FPGA. ¿Es mejor usar una placa FPGA con un oscilador de cristal de 100MHz o usar PLL para aumentar la frecuencia? ¿Cuáles son las ventajas y desventajas de ellos?
Mientras pueda generar la frecuencia que desee del reloj de a bordo y PLL disponibles, es mejor usar el PLL.
Uno de los propósitos principales de un PLL en un FPGA es generar relojes de una frecuencia deseada en base al oscilador de frecuencia de referencia disponible. El uso del PLL también le permite generar diferentes fases de reloj y frecuencias que se garantiza que tienen una relación de fase fija, lo cual es muy útil en muchos diseños.
En muchos casos, el cierre de tiempo es más fácil con un reloj PLL generado internamente que con una entrada de reloj global. Debido a esto, no es raro utilizar un PLL para generar la misma frecuencia exacta que el reloj de entrada.
En general, un PLL sería la opción más barata, ya que requeriría un cristal de baja frecuencia para generar el reloj del sintetizador.
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