Preguntas con etiqueta 'pll'

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Simulación de PLL

Estoy simulando un PLL con una frecuencia de referencia de 25 MHz, frecuencia de VCO de 450 MHz. Quiero trazar la ganancia en función de la frecuencia del bucle cerrado PLL en cadencia. ¿Cómo debo dar las entradas para obtener las frecuencias de...
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requisitos de diseño de PLL

En un bucle pll se requiere tener un búfer no inversor (usando op-amp) después del filtro de bucle. ¿Ayudará a reducir el tiempo de bloqueo del pll de alguna manera?     
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reloj en cuadratura 4 frente a reloj en cuadratura 2 + bordes descendentes

Comencé un diseño digital, un contador de tiempo de alta precisión, que se implementará en una FPGA Xilinx. Lo describiré en VHDL. Leí varios artículos sobre este tema y descubrí que puedo usar el reloj multifase {0 °, 90 °, 180 °, 270 °} par...
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Diseño de la bomba de carga para pll

Estoy diseñando esta bomba de carga para un pll. Pero la tensión de control siempre se mantiene entre 1.7 y 1.8V. Debido a esto, el VCO después de esto siempre oscila en su extremo superior de frecuencia. ¿Qué parámetro debo cambiar para reducir...
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¿Cómo elegir la corriente de referencia en un circuito de bomba de carga?

La figura muestra un circuito de bomba de carga que utiliza un servo loop. El circuito es del libro de texto Razavi RF Microelectronics. ¿Cómo arreglar el Iref en la primera rama?     
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PLL fase de salida de entrada multiplicadora

Necesito pasar un reloj continuo de 100MHz entre una MCU y una FPGA. Los bordes del reloj están alineados con varias señales de interfaz entre ambos dispositivos. Me pregunto si puedo pasar un submúltiplo del reloj como 50MHz o 25MHz y usar el P...
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pregunta sobre el espectro ensanchado con PLL

He publicado la misma pregunta en edaboard.com, pero también he decidido pedir opiniones aquí. La pregunta es sobre el espectro ensanchado y su uso con sintetizador PLL Digamos que tengo una fuente de reloj que genera un reloj de 100 MHz c...
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Pasando de un oscilador controlado por voltaje simulado a físico

Estoy trabajando en el diseño de un bucle de bloqueo de fase que debe admitir ondas cuadradas con un rango de frecuencia de 1 kHz a 100 kHz. Para el VCO, he decidido implementar un diseño de anillo hambriento de 5 etapas. He simulado el circu...
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Filtrado y compensación de retardo en Matlab y Simulink

He construido un modulador y demodulador FSK en Simulink. Todo funciona bien, excepto la señal recibida después de que el canal tenga picos cortos, que introducen pulsos cortos en la salida del regenerador. El gráfico para el gráfico despu...
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LM566 Problema de desviación de frecuencia

EstoyteniendounproblemaalusarelPLLIClm566comounVCO,segúnlahojadedatos,elICproporcionaunasalidadeondacuadradaconunafrecuenciaproporcionalalvoltajeenelpin5(siemprequeesevoltajeseasuperioral75%deltensióndealimentación).Otrasrestriccionessonlosvalo...