Necesito pasar un reloj continuo de 100MHz entre una MCU y una FPGA. Los bordes del reloj están alineados con varias señales de interfaz entre ambos dispositivos. Me pregunto si puedo pasar un submúltiplo del reloj como 50MHz o 25MHz y usar el PLL dentro del FPGA para multiplicar el reloj más lento entrante a 100MHz nuevamente.
¿Cuál es la relación de fase entre el reloj de entrada y salida de un PLL cuando la salida es un múltiplo entero estricto del reloj de entrada?
El error de fase (el error de seguimiento) depende de al menos 2 cosas
1) el orden del bucle de control que realiza el seguimiento de fase
2) errores estáticos y dinámicos causados por errores de DC y temporización en TODOS los circuitos que tocan los bordes (la información de la fase) tanto de la entrada como de los relojes internos.
Una vez ayudé a un compañero de equipo a implementar QuadratureGenerator; Los 90 grados eran muy malos; Nos dijeron "tiene un punto dulce".
OK. Así que hice algunas copias de la servilleta de matemáticas y me di cuenta de que la ganancia de bucle era de 1.7, lo que significa que la capacidad de control realmente no existía. Además, la señal de entrada era < < En el borde de un segundo y el ajuste de fase requería un cortador para seleccionar un tiempo de cruce por cero, casi imposible en un borde rápido. Para funcionar, el circuito sesgó su punto de operación en saturación, para reducir considerablemente el límite y permitir que la rebanadora sea efectiva.
Aprendí bastante sobre phasenoise, de ese circuito.