Ayuda con el diseño del DAC actual

Aquí hay una verificación de validez de los objetivos del DAC.

1) la tasa de actualización es 150Mhz (6 nanosegundos)

2) quiere establecerse en 1%

3) necesita operar con 25 nanoAnps

4) el nodo sumador tiene una capacitancia de drenaje total de 0.1pF

5) asuma que el nodo sumador debe cambiar el voltaje en 0.1 voltios, como interruptor de 1 LSB a 255 LSB.

Dado que C = 0.1pF y dV / dT = 0.1v / 6nS, usamos I = C * dV / dT y encontrar

I = 1e-13 * 0.1 / 6nS = 1e-13 * 1e + 9 * 0.1 / 6 = 1e-4 * 0.016 = 1.6uA

Por lo tanto, 25nanoA son 64x demasiado lentos.

Tengo problemas para decidir cómo desviar los elementos NMOS para hundir 25nA cada uno.

25 nA es una corriente muy pequeña y no se puede crear localmente, por ejemplo, utilizando un NMOS y una resistencia. La resistencia deberá tener un valor muy alto, para una caída de 2 V: 2 V / 25 nA = 80 Mohm. ¡No quieres eso!

Lo que normalmente hago es usar o generar localmente una corriente más práctica. Si puedo hacer una resistencia de 1 Mohm, puedo tener alrededor de 2 uA, por ejemplo. Eso sigue siendo un factor 80 demasiado alto. Pero lo que puedo hacer es hacer un espejo actual de 80: 1. Un espejo actual siempre tiene discrepancias, por lo que en la práctica es mejor hacer el factor 80 en dos pasos. Por ejemplo, un espejo NMOS 10: 1 (entrada 2uA, salida 200 nA) y la salida de ese espejo NMOS a un espejo PMOS 8: 1 (entrada 200 nA, salida 25 nA). Entonces tienes tu 25 nA.

Me gusta esto:

^{simular este circuito : esquema creado usando CircuitLab}

Tenga en cuenta que aquí utilizo espejos estándar NMOS / PMOS. Esos no son tan precisos. Es solo para ilustrar lo que quiero decir. Por supuesto, también puede utilizar mejores espejos de corriente con cascadas o comentarios locales siempre que tenga suficiente margen de voltaje.