Preguntas con etiqueta 'ddr3'

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¿Existe un razonamiento relacionado con el diseño de PCB detrás del paquete de memoria DDR y la huella?

Los paquetes BGA DDR tienen una huella única. Hay dos columnas de almohadillas en ambos lados del dispositivo, y una columna vacía entre ellas. ¿Existe un razonamiento detrás de la colocación de estas almohadillas (en términos de diseño d...
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formas de onda que muestran el efecto de la coincidencia de longitud de rastreo para SHORT ddr / ddr2 / ddr3 traces?

He visto muchos diagramas de formas de onda que ilustran el efecto beneficioso de cosas como la terminación en la matriz, y el efecto es inconfundible. Por ejemplo, consulte página 6 de esta nota técnica de Micron . También estoy convencido de...
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¿Cuántas capas al menos para el enrutamiento y enrutamiento DDR3 adecuados?

Estoy trabajando en un proyecto y me he estado golpeando la cabeza contra la pared durante las últimas semanas con el ventilador y el cableado DDR3. Estoy tratando de mantener el costo al mínimo, así que estoy usando el IC DDR3 más rentable que...
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¿Tolerancias para la coincidencia de rastreo DDR3?

¿Cuál sería una tolerancia aceptable para el rastreo de coincidencia de longitud, para DDR3 SDRAM?     
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Resistencias de terminación con DDR3, ¿son necesarias?

Estoy usando un procesador DSP con un chip Micron DDR3 MT41J128M16JT en un proyecto. Leí mucho acerca de las resistencias de terminación, pero todavía estoy confundido acerca de si realmente las necesito, aún no he comenzado el diseño, pero...
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Compensación por desequilibrio a través del conteo en el enrutamiento DDR3

Estoy trabajando en un diseño DDR3 a una velocidad de reloj de 533 MHz en una configuración T equilibrada. Actualmente no puedo enrutar las líneas de dirección / control con una cantidad igual de vias (+1 en un número limitado de líneas). Todas...
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Usando múltiples controladores DDR3 en FPGA

Estamos diseñando una tubería de procesamiento de imágenes en un FPGA que necesitará el uso de interfaces de memoria en varias etapas de la tubería. Debido al tamaño de la memoria requerida, decidimos utilizar un diseño DDR3. Sería realmente...
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Por qué todo el reloj interno del DDR (DDR, DDR2, DDR3) se ajusta a 200MHz

Si vemos que la tecnología de actualización de DDR se explica a continuación, el reloj interno de todos los DDR está configurado en 200 MHz. DDR Por ejemplo, DDR-400 El bus de datos de frecuencia eficiente es 400 MHz La velocidad de...
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Reinicie la configuración de FPGA sin reprogramar

Estoy realizando un experimento en la placa Xilinx VC709. El experimento consiste en eliminar y conectar la memoria RAM DDR3 mientras se ejecuta el FPGA. Pero cada vez que vuelvo a conectar la memoria RAM, tengo que reprogramar el FPGA. Estoy us...
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Principio eléctrico de la falla de martillo de fila

Se está produciendo un error bastante nuevo y explotable en algunas DRAM DDR3 llamadas el "martillo de fila" en el que es posible bitear las celdas de memoria. Entiendo cómo funciona el exploit, pero no el problema eléctrico que lo genera. En W...