Estoy trabajando en un diseño DDR3 a una velocidad de reloj de 533 MHz en una configuración T equilibrada. Actualmente no puedo enrutar las líneas de dirección / control con una cantidad igual de vias (+1 en un número limitado de líneas). Todas las líneas se han enrutado a la misma longitud dentro de 20 mil.
Calculé mi retraso en 68 picosegundos, lo que corresponde a una diferencia de cm en la longitud efectiva de esas líneas; las velocidades de propagación de la placa se calcularon como 54ps y 69ps por cm externo / interno, respectivamente. A 533 MHz, la señal se propaga de 13,6 cm a 17 cm (según las capas internas / externas) en medio ciclo, lo que se traduce en un sesgo de aproximadamente 6-7% para esas líneas.
¿Puedo confiar en DQS y en la calibración de nivelación de escritura para absorber esta diferencia en longitudes efectivas o debo afeitarme un cm con las vías adicionales?