Tengo un módulo m(in1,in2,in3,in4,out1,out2);
Necesito implementarlo de tal manera que en cada positive clock edge :
Si se cambian in1 or in2 , la salida out1 se asigna como in1+in2
Si se cambian in3 or in4...
Mi comprensión, basada en mi investigación, dice que Synchronous DRAM tiene su nombre porque se sincroniza con un reloj en la placa base. Entonces, ¿cómo es que la velocidad de la RAM no depende de la placa base, y una memoria RAM de 2133 MHz es...
Tengo un módulo superior, todo lo que hace es obtener entradas y salidas, definir algunos cables y crear instancias de otros módulos. Cada uno de estos módulos tiene una entrada de reloj.
Me pregunto si debo definir un reloj en el módulo superio...
En realidad, es más una idea divertida, pero:
¿hay algún circuito de resistencia tal que el valor de la resistencia de la resistencia esté controlado por un oscilador de una sola frecuencia? Así que la resistencia de la resistencia varía segú...
Estoy utilizando un devkit Altera de terasic, DE0-CV. También soy nuevo en el negocio de FPGA.
¿Cómo conectar el reloj a bordo al FPGA y usarlo con mi diseño?
Como el reloj es de 50 MHz, seguramente tendré que soltarlo solo de 1 a 10 Hz. E...
Creo que en la electrónica digital, como los medidos en binario, usamos amplificadores dopados con semiconductores para cambiar las señales eléctricas. En el sentido más simple, podríamos dividir una señal analógica en dos partes constitutivas d...
Diseñe un detector de igualdad de 3 bits consecutivo en 2 secuencias con un circuito secuencial síncrono. Cada secuencia se inyecta en una entrada del circuito, por lo que hay dos entradas, A y B, donde las secuencias se sincronizan en parale...
Soy novato en VHDL. En mi código, todo parece correcto pero el código no funciona correctamente. No pude encontrar dónde está mi culpa. ¿Alguna solución?
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity Knigh...