dando una velocidad de reloj más baja al circuito en el generador del sistema [cerrado]

Question

#1 de HL-SDK (2 votos)
#2 de user41039 (0 votos)

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Quiero dar una velocidad de reloj más baja a mi circuito en System Generator. ¿Puede alguien ayudarme de esta manera?

fpga clock-speed clock xilinx-system-generator

pregunta CLAUDE

2 respuestas

score 2 · Answer 1

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Sí, te sugiero que uses un circuito de contador simple. Esto te permitirá dividir tu reloj por potencias de 2.

respondido por el HL-SDK

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Para muchos / 2 relojes obtienes un chip 4020, lo cual es muy común.

respondido por el user41039