La DRAM síncrona tiene su nombre, no porque funcione de manera síncrona con el reloj de la placa base. Emite / recibe datos de forma sincronizada con el reloj suministrado por MEMORY INTERFACE. Y el reloj de la interfaz es suministrado por MEMORY CONTROLLER, que forma parte de la CPU en la actualidad (o solía estar en North Bridge).
La arquitectura del reloj de las PC modernas es bastante complicada. En términos simplificados, la placa base proporciona un reloj de línea de base, relativamente de baja frecuencia. Este reloj va a la CPU, que utiliza un montón de PLL programables para generar relojes internos para todas las interfaces internas y la estructura de interconexión, incluido un bloque de CONTROL DE MEMORIA separado. El controlador de memoria, a su vez, utiliza este reloj interno para controlar la interfaz DRAM. Este reloj es configurable, y el BIOS puede adaptarse a casi cualquier grado de memoria utilizando información de los módulos DIMM. Muchas secciones internas de la CPU pueden ejecutarse en diferentes dominios de reloj, y se proporciona un cruce confiable de datos mediante el uso de FIFO de sincronización.