Preguntas con etiqueta 'clock'

1
respuesta

Muestra digital y retención sincronizada con un CLK

Pensé que esto debería ser bastante sencillo, pero aparentemente no lo es. Se supone que tenemos una señal de entrada asíncrona digital y un CLK. Quiero muestrear la señal de entrada dada en cada subida (o flanco descendente) de la señal CLK...
0
respuestas

Problemas de enrutamiento de DDR y PCLK de MachXO2

Estoy realizando un proyecto en el que utilizo interfaces DDR para transmitir y recibir datos entre diferentes FPGA. El transmisor FPGA enviará datos a 125 MHz y el receptor utilizará 250 MHz para muestrear los datos recibidos. Para el proyec...
0
respuestas

sincronización de reloj de inyección de señal de control intermitente

Tengo un gran desafío en mi diseño que superar: Necesito una precisión de frecuencia de reloj de < 0.2 ppm con un consumo de energía increíblemente bajo. Lo que estamos haciendo actualmente es usar una banda de base de un transceptor 3G...
1
respuesta

PIC32MX no puede obtener un reloj de 80 MHz desde el RC OSC interno

Estoy usando PIC32MX795F512L con el oscilador interno de RC. Al cambiar la configuración de la configuración, puedo llegar a 60MHz máx. Pero no puedo llegar a 80MHz. Cuando cambio la configuración para 80MHz, PIC32 simplemente no se ejecuta. A...
1
respuesta

Temporizadores y generador de reloj interno en Freescale MCU

Estoy usando MC9S08AW60A con DEMO9S08AW60E (Freescale). He estudiado sobre los temporizadores dados con el MCU. Deseo saber exactamente cómo implementar los temporizadores por código. El paquete Freescale también viene con Expert Processor...
4
respuestas

Máquina de estado de 9 bits

Estoy trabajando en una máquina de estado que conducirá un bus de estado para un proyecto personal. La máquina de estado tendrá un patrón de salida como el siguiente: 100000000 010000000 001000000 000100000 000010000 000001000 000000100 000000...
2
respuestas

¿Cuándo sería la ocasión de usar un reloj más bajo dado que la alta velocidad siempre sería preferible?

Estoy utilizando el configurador STM32F0 MCU y STM32 CubeMX. Encontré la configuración del reloj a continuación ¿Cuándo sería la ocasión de usar una velocidad de reloj más baja? ¿No sería más rápido siempre preferible?     
0
respuestas

¿Es útil la sincronización secuencial del reloj? [cerrado]

Sé que hay un método de sincronización de reloj que xor-ing en la entrada y salida de FF, y utiliza esa señal para habilitar el reloj. (figura 1, lo llamaré xor-ing desde ahora) Ahora estoy estudiando la sincronización secuencial del reloj. N...
4
respuestas

Generar un reloj de 40MHz en un FPGA con un reloj de 100Mhz

Estoy tratando de generar un reloj de 40MHz en una clase de lucha de 100Mhz FPGA con Verilog CODE, redirigí el reloj a un pin para verificar los 100Mhz: assign pin1= clock; //gives me an 100MHz clock assign pin2= ~clock; //gives me an 100MHz...
3
respuestas

Descripción de los parámetros de prueba en la hoja de datos (CL pF)

En la página 7 de la hoja de datos de M74HC590 Utiliza un CL (pF) En la parte inferior de la página 8 está el circuito de prueba que muestra a dónde va el CL (pF), en relación con un diagrama de circuito, pero no entiendo ese diagrama de...