Estoy realizando un proyecto en el que utilizo interfaces DDR para transmitir y recibir datos entre diferentes FPGA. El transmisor FPGA enviará datos a 125 MHz y el receptor utilizará 250 MHz para muestrear los datos recibidos.
Para el proyecto estoy usando la familia de celosía MachXO2. En principio, pensé en usar un oscilador externo de 125 MHz para luego pasarlo a través del PLL interno y convertirlo a 250 MHz utilizando la salida CLKOS. Mi duda es que en la hoja de datos especifica que la interfaz DDR requiere el uso de un pin PCLK dedicado. Hice simulaciones del código y, después de intentar implementarlo, en la fase de síntesis recibo un error si intento conectar la salida CLKOS del PLL al receptor DDR.
Mi pregunta es, ¿cómo puedo abordar este problema? ¿Puedo usar CLKOS del PLL de alguna manera o es imposible? ¿Debo buscar un oscilador externo de 250 MHz y conectarlo a un pin PCLK?