Por favor corrígeme si estoy equivocado. En general, he leído que para FPGA, el reloj maestro es una mala práctica de diseño y que uno debería usar master clock & habilitación de reloj siempre que el circuito necesite un reloj dividido y use...
Recientemente, he diseñado un controlador de alta velocidad con el reloj funcionando a una frecuencia máxima de 10 GHz. Pero a medida que el período del reloj se acorta, he descubierto que la situación de fluctuación de fase es demasiado grave c...
Sigo el curso MIT 6.004x, donde en la sección de tubería, se afirma que "nuestra convención de tubería requiere que cada etapa de tubería tenga un registro en su salida". Entiendo perfectamente la razón para agregar un registro en la etapa inter...
Lo siento si la redacción es un tanto rara, pero la pregunta es difícil de articular. He creado un IC Sample-and-Hold donde tengo un condensador de retención en la salida. Quiero cargar este capacitor mientras el reloj está alto, pero también de...
Quiero parpadear un led (0.75 segundos encendido y 0.75 segundos apagado) repetidamente. Estaba pensando en usar una idea de un libro titulado "Pero, ¿cómo se sabe", de J. Clark Scott? Una parte del libro trata de explicar cómo hacer que un osci...
Necesito dividir un entero por un entero en un ciclo de reloj. ¿Cómo debería hacer esto? Tengo una función que encontré en Internet, pero siempre devuelve una.
function divide (a : unsigned; b : unsigned) return integer is
variable a1 :...
Tengo el registro de desplazamiento de salida en serie (PISO) en paralelo de 74hc597. La hoja de datos se puede encontrar aquí . Tengo una idea general de cómo funcionan los registros de desplazamiento de entrada en serie (SIPO), pero tengo pro...
Estoy usando un PIC 16F887 y me gustaría usar el oscilador interno HFINTOSC. Para lograr esto, establezco los bits de IRCF 2: 0 en 110 (preescalado de 4Mhz) y los bits de configuración FOSC 2: 0 en INTOSC.
Ahora debería hacer algo que realmen...
Estoy usando chancletas D en mi circuito divisor de reloj. Comencé con un FF y subí con la cantidad de divisiones que quiero tener en mi reloj. Así es como quiero que funcionen mis Dfs.
AhoratengomicódigoVerilogparaunFF.moduledff(clk,reset,d,...