La forma analógica
El camino directo es el siguiente:
- Convertir onda cuadrada a armónico (sinusoidal)
- Retrasa eso con un filtro
- use un comparador con un umbral fijo para lograr su ciclo de trabajo fijo
Afortunadamente, el paso 1 generalmente no es más que un filtro de paso bajo (es decir, un filtro RC), por lo tanto, al ajustar eso, puede implementar el paso 2 justo en el camino.
El comparador puede ser en realidad un IC / circuito de comparación, o simplemente un único transistor con polarización adecuada.
Ventajas
- barato
- también funciona con frecuencias mucho más altas
Desventajas
- se basa en tolerancias de componentes analógicos
- por lo tanto, podría ser intenso para sintonizar
El modo PLL completo
- Obtenga un VCO a una frecuencia nominal N · 1 MHz, por ejemplo. N = 16
- Obtenga un IC de PLL o cree un circuito de PLL con un factor de reloj de N
- Disciplina tu PLL usando tu reloj de 1 MHz
- use contadores binarios simples, restablecidos por el reloj de entrada, en el reloj generado por el VCO para implementar su demora y su ciclo de servicio de manera apropiada
Ventajas
- Credencial de la calle
- mucho menos jitter y mucha mayor precisión que el enfoque basado en el filtro RC
- alta flexibilidad
Desventajas
- necesita PLL, VCO
- el esfuerzo de diseño podría ser mayor
La forma digital perezosa
- Defina un jitter aceptable para la salida de salida frente a 1 MHz
- Obtenga un CPLD o FPGA con una fuente de reloj integrada o externa > > 1 MHz; la cantidad por la cual ese reloj debe ser superior a 1 MHz depende de la fluctuación de fase aceptable.
- Implemente un contador para los ciclos de reloj de alta velocidad que ocurren mientras su reloj de 1 MHz hace uno - > estimación del período
- implemente su demora y ciclo de trabajo digitalmente
Ventajas
- Recuento bajo de componentes
- los CPLD y FPGA pequeños son baratos
- Solo digital: pequeña dependencia de las especificaciones ambientales
- alta flexibilidad (puede ajustar su 1 MHz tanto como lo desee, siempre que el CPLD / FPGA pueda dividir la cantidad de ciclos de reloj como desee, todo es adaptable a la frecuencia)
Desventajas
- complejidad de diseño
- cuantización de posibles retrasos y ciclos de trabajo
La manera loca (a.k.a. Müller propone un hack)
Su secuencia off-on-off también se puede implementar mediante algún registro de desplazamiento que produzca un 0, luego un 1 y luego un 0 nuevamente. Digamos que tiene otro reloj funcionando a 10 MHz fijos, y es lo suficientemente bueno.
Simplemente use un registro de desplazamiento (cadena) con entradas de precarga paralelas enganchadas y una interfaz de serie de datos / datos. Conectar las entradas de precarga paralelas a dicha secuencia (que no necesita componentes externos, solo soldar puentes a GND y VCC); cablea el dato a tierra. Utiliza el flanco ascendente de tu señal de 1 MHz para bloquear la secuencia, y utilizas el reloj de 10 MHz de funcionamiento libre para enviar los bits al receptor.
En lugar de implementar esto utilizando los IC de registro de desplazamiento, puede usar un microcontrolador en modo esclavo SPI y usar el reloj externo para afirmar la línea de selección de chip (puede que sea necesario realizar más pirateos). Eso permitiría secuencias ajustables y un costo de integración muy bajo.
Lo que básicamente has construido es algo así como una ROM que contiene la señal que deseas generar, que lees secuencialmente a una frecuencia mayor que la frecuencia de entrada. Utiliza el reloj de entrada para restablecer la "dirección" de la ROM al principio de su secuencia.
Ventajas
- Propongo este truco
- es genial
- Los futuros ingenieros estarán maravillados
- ¿Ya mencioné que es genial?
- Recuento y costo bajos de componentes
Desventajas
- Propongo este truco
- suena genial
- Los relojes se ejecutan de forma asíncrona, por lo que esto depende de que su reloj superior tenga una frecuencia relativamente estable, en comparación con el reloj de entrada
- Puede que no sea trivial explicarlo
