Preguntas con etiqueta 'clock'

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pci bifurcación express - ¿Se necesita el búfer de fanout del reloj para dividir el reloj de referencia?

Estoy diseñando para una placa base con una única ranura PCIe x16 que se puede bifurcar en 2 ranuras x8 lógicas con configuración de puente. Estoy diseñando una placa para manejar la división física del puerto. El fabricante de la placa madre...
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¿Cuál es el chip de reloj correcto para hacer un velocímetro con un AVR?

Estoy construyendo un hot rod y decidí hacer un velocímetro con una pantalla de 3 dígitos de nixietube. Estoy planeando utilizar un microcontrolador Atmel AVR (ATmega32 I beleive). Me gustaría un reloj CMOS que pueda usar para comparar el tiempo...
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El oscilador de cristal en la placa ATMega2560 personalizada tiene la frecuencia incorrecta

He diseñado una placa personalizada con un ATMega2560. La placa funciona bien cuando está configurada para usar el oscilador interno. La placa deja de funcionar cuando la configuro para usar el oscilador de cristal externo de 16MHz. Cuando coloc...
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Configuración de los datos antes de la subida: ¿cuál es la mejor práctica?

Soy un novato, jugando con una RAM de bloque de puerto único muy simple (en un FPGA en realidad). Su tiempo de 'lectura' es estándar - i) Una dirección en la entrada de RAM se bloquea en un primer flanco ascendente del reloj (llama a este...
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No hay entradas factibles para el subprograma "rising_edge"

Es la primera vez que codifiqué en VHDL y corrí a un problema que no tengo ni idea de cómo resolverlo. Cuando intento compilar mi código en modelsim, me da "No hay entradas factibles para Subprograma rising_edge" . Aquí está mi código. librar...
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Get_ports vs Get_pins vs Get_nets vs Get_registers

Estoy haciendo un diseño en vhdl para FPGA. Tengo un diseño de nivel superior que consta de 3 componentes: divisor de reloj, Module_1 y Module_2. La entidad de nivel superior tiene un puerto de entrada de reloj. Este reloj está dividido por el d...
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¿Dividir la frecuencia de reloj por 3 con un ciclo de trabajo del 50% utilizando un Mapa de Karnaugh?

En este documento , en semiconductor describe cómo diseñar una división por Sistema 3 utilizando un Mapa de Karnaugh: Specify, Divide By 3, 50% duty cycle on the output Synchronous clocking 50% duty cycle clock in Using D type Flop flips and...
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PIC18F67J90 Selección de reloj [cerrado]

Tengo dos opciones para seleccionar el reloj del sistema: INTOSC FOSC Quiero usar el reloj interno a 8/16 Mhz. ¿Cuál debería seleccionar y cuál es la diferencia entre FOSC e INTOSC?     
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150 MHz LVPECL Reloj

Estoy usando un expansor de SAS IC. En la hoja de datos, se da para usar un reloj LVPECL de 150 MHz con las especificaciones adjuntas en la instantánea. ¿Alguien puede explicar cómo usar el modo común & especificaciones diferenciales al e...
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Probando la variabilidad de la velocidad de cuadros de la cámara grabando la hora del reloj

Me gustaría probar la variación de la tasa de cuadros desde el valor nominal en un rango de cámaras de video de consumo. Para esto, tengo la intención de filmar algún tipo de reloj de alta frecuencia y comparar la hora del reloj mostrada con la...