¿Dividir la frecuencia de reloj por 3 con un ciclo de trabajo del 50% utilizando un Mapa de Karnaugh?

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En este documento , en semiconductor describe cómo diseñar una división por Sistema 3 utilizando un Mapa de Karnaugh: 

Specify, Divide By 3,
50% duty cycle on the output
Synchronous clocking
50% duty cycle clock in
Using D type Flop flips and karnaugh maps we find;
Ad = A*B* and Bd = A
(Note: * indicates BAR function)

A partir de esto, muestran este esquema:

Después,dicen:

  

Usandolatécnica,agregamosunapuertaenelrelojparaobtenereldiferencial  Barradelrelojydelreloj,unflipflopquesedisparaenlabarradelrelojascendente  borde(ClockNeg.)paracambiarlasalidade"B" en 90 grados y una puerta   a Y / O dos salidas FF para producir la salida del 50%. Obtenemos la figura 2, una   Dividir por 3 que se sincroniza con un ciclo de trabajo de salida del 50%.

Y muestran este esquema:

Esperaba que pudieras mostrarme cómo llegaron a este esquema del Mapa de Karnaugh. Sé que se usa para simplificar expresiones booleanas, pero no sabía que pudieras diseñar sistemas con este método.

Lo pregunto porque no tengo idea de cómo abordar esta pregunta, y mucho menos cómo resolverla. Si alguien tiene una idea mejor que usar un Mapa de Karnaugh, me encantaría escucharlo.

¡Gracias!

    
pregunta Eran

1 respuesta

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Parte1

Un contador mod-3 con salida alta para un solo estado funcionará como un sistema de división por 3. Pero el ciclo de trabajo será de 1/3. La tabla de estado para la cual se puede escribir como: 

-------------------------------
PresentState  Output  Nextstate
-------------------------------
    0 0         0       0 1     
    0 1         0       1 0      
    1 0         1       0 0
-------------------------------

Este sistema necesita dos flip flops para su implementación. Necesitamos averiguar qué se debe conectar a las entradas (D) de estos flip flops. Aquí es donde se necesita K-map. Tenemos la mesa. Simplemente traduce a k-map y resuelve para Ad y Bd . (En realidad, no necesita un K-map para resolver una lógica de 2 variables)

Parte2

Para hacer que el ciclo de trabajo sea 50%, la salida debe ser alta para 1.5 ciclos de reloj en lugar de 1. Si podemos hacer un circuito que pueda cambiar la señal de entrada en medio período de reloj (como BQ y CQ en la 2ª figura), luego el OR de la entrada y la salida de dicho circuito puede dar el ciclo de trabajo requerido del 50%.

    
respondido por el nidhin

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