Hace unos días, implementé un soft-core unpipelined de varios ciclos en un FPGA. Funcionó a las mil maravillas. El FSM bellamente orquestó FETCH & DECTE > OPER1 > OPER2 > OPER3 > ALU- > MEMORY- > REG WB- > PC UPDATE- > FE...
El problema del cruce del dominio del reloj se puede resolver mediante el uso de FIFO asíncrono con frecuencia de entrada f1 es del dominio de origen y f2 es de la frecuencia de destino.
Silosdatosseenvíanenráfagas,laprofundidadsepuedecalcul...
Nos enseñaron que este circuito no es tan útil como cuando CLK = 1, J = 1 & K = 1, Q cambia a una velocidad muy alta. Supongamos que quiero hacer un reloj de alta frecuencia, ¿puedo usar esto?
Por supuesto, la frecuencia en sí misma no se p...
Estoy buscando la forma más sencilla de probar el funcionamiento de un registro de desplazamiento 74HC595 sin circuitos complejos.
Actualmente (en una placa de pruebas) Tengo una resistencia SIP de 47K en forma de pull-up conectada a los pine...
Necesito una frecuencia de reloj de 100MHz para implementar mi diseño HDL en un FPGA. ¿Es mejor usar una placa FPGA con un oscilador de cristal de 100MHz o usar PLL para aumentar la frecuencia? ¿Cuáles son las ventajas y desventajas de ellos?
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Estoy tratando de hacer una transacción de datos bastante simple entre dos microcontroladores 8051 usando una variante del protocolo SPI. El grande es un esclavo y el pequeño es un maestro.
La documentación del esclavo (micro más grande) indi...
¿Un códec de audio en 'modo maestro' requiere más de una línea de reloj (MCLK?) para conducir y sincronizar los datos I2S con MCU o esclavo FPGA?
Entiendo que el I2S consta de tres líneas: 'bit CLK', 'palabra CLK' y 'datos serie'. Además, se...
Necesito un reloj muy preciso para una aplicación y, por lo tanto, elegí un oscilador programable de 5 V: un Maxim DS1086.
Lo programé a aproximadamente 3.57 Mhz según la hoja de datos y controlé el resultado en un osciloscopio:
Mientrasq...
¿Existe un modelo estándar para estimar la latencia de reloj adicional que se debe aplicar en función de las interconexiones de productos?
Por ejemplo: Digamos que una memoria DDR tiene un tiempo de conmutación de 1 ns.
Sin embargo, si qui...
Hice un diseño digital en Quartus II y mi placa DE1-SOC FPGA, ahora quiero leer 3 factores: la velocidad general que el diseño digital toma para finalizar la aplicación, el área del diseño si se trataría de un chip real. o al menos el área tomad...