¿Existe un modelo estándar para estimar la latencia de reloj adicional que se debe aplicar en función de las interconexiones de productos?
Por ejemplo: Digamos que una memoria DDR tiene un tiempo de conmutación de 1 ns.
Sin embargo, si quiero poner ese producto en una placa, la ruta de la señal pasa de un pin del microcontrolador a una placa PCB, a través de una traza, a través de un conector, a través de otra traza, a un pin del paquete, ya lo largo de una enlace de alambre antes de que golpee el dado real de la memoria.
Cada una de esas partes en la ruta de la señal tiene demoras de propagación, capacitancias parásitas e inductancias que podrían formarse, lo que degrada la señal y alarga el tiempo antes de que una señal pueda alcanzar su máximo, por lo que necesitaría agregar más tiempo de reloj. ese camino es.
¿Existe un estándar sobre cómo se evalúan tales configuraciones para estimar cuáles son esas capacitancias / impedancias? Soy consciente de que las trazas en PCB tienen su tiempo de propagación determinado por la longitud de la traza y la permitividad del sustrato, pero no estoy seguro de cómo otras consideraciones tienen en cuenta.