Entiendo que el conteo de puertas no es una medida para los diseños FPGA como lo es en el mundo ASIC. Sin embargo, tengo que comparar la eficiencia estructural de dos diseños, uno en FPGA y otro en ASIC, comparando su área de circuito equivalent...
Estoy estudiando el tema de la clonación de circuitos electrónicos para mi investigación. Y tengo un escenario como el siguiente:
El chip A tiene dos osciladores en anillo (RO1a y RO2a). Y RO1a es más rápido que RO2a.
El chip B tiene dos osci...
Trabajo como ingeniero de confiabilidad electrónica. Para estimar el
Confiabilidad de los circuitos integrados, necesito conocer su tipo. Por eso mi pregunta.
¿Este conmutador de Ethernet Marvell Link Street-88E6341 se considera un ASIC, o...
Suponga que existe un puerto de salida de datos de 1 bit y un puerto de salida dataValid de 1 bit para un módulo. ¿Está bien asignar 1'dx a la salida de datos cuando se asigna 0 a dataValid? ¿Creará esto problemas de síntesis?
EDITAR: las opt...
Por favor corrígeme si estoy equivocado. En general, he leído que para FPGA, el reloj maestro es una mala práctica de diseño y que uno debería usar master clock & habilitación de reloj siempre que el circuito necesite un reloj dividido y use...
Diseñé un circuito digital que, en total, tiene entre 27 y 30 compuertas. Construir ese circuito en la vida real utilizando un IC de la serie 74 significaría utilizar muchos chips de orificio pasante / SMD, lo cual no sería factible, ya que me g...
¿Qué esquemas, topologías o algoritmos son adecuados para el diseño DAC de potencia ultra baja? Puede asumir los siguientes requisitos de diseño (son flexibles):
Diseño CMOS totalmente personalizado (esto no es una pregunta de compra comerci...
Según entiendo, al ver videos de overclocking, la frecuencia máxima de funcionamiento de un ASIC digital es una función del voltaje y la temperatura. Específicamente, parece que la frecuencia de operación máxima aumenta con voltajes más altos y...
Estoy siguiendo un panel de discusión que discute un chip ASIC que están construyendo, y están usando términos con los que no estoy familiarizado. Hasta ahora me he reunido
Una vez que se prueba un diseño lógico en un FPGA, se puede transfer...