Tengo un código que no entiendo:
always_ff @(posedge CLK)
state <= RST || ~A[0]===1'bx || ~A[1]===1'bx ? 0 : nextstate;
A es la entrada. ¿Qué está haciendo exactamente esta pieza de código? ¿Qué es ~A[0]===1'bx o ~A[1]==...
Problema del controlador de robot
Una computadora necesita controlar un robot, donde la computadora envía los siguientes comandos:
No hacer nada 00
gira a la derecha 01
gira a la izquierda 10
avanzar 11
Tienes que diseñar un circ...
Me han dado un problema verbal y debo hacer un diagrama de estado seguido de una tabla de estados.
Se lee el problema
Diseñe un circuito que tenga dos entradas, clk y X y produzca la salida O. X puede cambiar cada ciclo de reloj y el cambio o...
Estoy tratando de diseñar un contador de saturación de 2 bits, pero estoy muy atascado en averiguar el diagrama de estado y construir el circuito desde allí. Esto es lo que entiendo del contador de saturación hasta ahora.
Es como un contador...
Siempre he usado VHDL y ahora necesito usar Verilog, así que estoy aprendiendo Verilog. . .
¿Cómo puedo definir y usar el tipo de datos definidos por el usuario en Verilog para máquinas de estado?
para, por ejemplo: en VHDL escribiría algo...
Estoy intentando implementar un bloqueo de combinación síncrono que se desbloqueará una vez que reciba "101011" usando verilog. Tiene una entrada: x, y tres salidas: desbloqueo, listo y error. Siguiendo estas reglas:
En estado inicial listo...
Tengo que implementar una máquina de estados finitos (FSM) que controla un bloque
memoria. El FSM recibe dos entradas, indicando que está listo cuando la memoria está
preparado, lectura / escritura (r_w) que indica si desea realizar una lectur...
Pregunta: Diseñe una máquina de estados que dé salida a la secuencia 0 1 7 1 y luego a 1 7 1 1 7 1 y así sucesivamente. Un reinicio hará que la máquina vaya a la que sale 0?
Lo que he logrado hacer hasta ahora:
Dado que la secuencia tiene...
Intenté escribir un código Verilog para la máquina de estados finitos cuyo diagrama se muestra a continuación. No veo nada como una salida. ¿Cuál es la parte incorrecta de mi código? o ¿Es mi código completamente absurdo?
Mi código:
module...
Estoy desarrollando un teclado tanto en hardware como en Verilog usando una placa DE2 Cyclone II. Hice un teclado usando botones (interruptores) que siguen este esquema:
El escáner funciona configurando las entradas de Columna todas en ALTO...