Estoy diseñando un software para un microcontrolador que transmite y recibe datos de varios UART en un bucle cada 15 ms.
Estoy usando interrupciones UART para enviar y recibir datos. UART interrumpe la copia de bytes a / desde los registros UART...
Actualmente estoy intentando implementar un IP-Core en un Cyclone V 5CSEBA6U23I7 del sistema FPGA-HPS con Altera Quartus II y TimeQuest Analyzer.
El código Verilog pegado a continuación produce un problema de tiempo, es decir, la asignación...
1) ¿Por qué no hay un problema de sincronización de múltiples bits para el dominio de reloj lento? es obvio que los punteros podrían incrementarse en más de uno.
Captura de pantalla de papel FIFO asíncrono de rayos de sol página 12
2)Deacu...
Me refiero a la hoja de datos IDT7203. (MEMORIA FIFO 2048X9 25NS)
Enlace aquí: enlace
Mi pregunta es si esta memoria FIFO es de tipo volátil o no volátil.
Gracias de antemano.
Estoy programando un Spartan 3AN utilizando ISE y me gustaría implementar un código simple que use un Fifo:
Cuando presiono un botón, se envían datos al FIFO y cuando presiono otro botón, se lee el fifo y los datos se envían a los LED ......
Tengo un dispositivo de entrada que puede escribir en serie, paralelo de 8 bits o paralelo de 16 bits. Conozco la frecuencia de entrada y la velocidad de escritura máxima de esos formatos de datos.
Me dan el requisito de un FIFO de "64 bytes"...
No estoy seguro de cómo generar la señal completa en un FIFO con escritura rápida y lectura lenta. Por ejemplo, si f_wr = 10 * f_rd, cuando el puntero de escritura actualizado se sincroniza con el lado de lectura utilizando metodologías simples...
Me refiero a los esquemas que se adjuntan aquí.
ADC AD7821KP IC está interconectado con la memoria FIFO IDT7203. Ahora, quiero usar el ADC de 12 bits en los esquemas anteriores. Pero no puedo encontrar una memoria FIFO de 12 bits para a...
Para generar FULL / EMPTY para el control FIFO, la dirección de lectura / escritura debe transferirse al lado de escritura / lectura para la comparación. Una solución es utilizar el código gris para que la dirección se entregue de manera segura...
Conectaré un ADC ADS4125 de 12 bits y 125 MSPS con una salida LVDS DDR paralela de 6 bits, con un Altera MAX10 FPGA. Los datos muestreados tienen una duración de 100 us, y se filtrarán en el FPGA. Usaré la interfaz LVDS de FPGA para convertir el...