Tengo un problema relacionado con el generador Xilinx Fifo y los contraints de sincronización descritos en el manual de fifo.
Estoy usando el generador fifo versión 9.2 ( manual ) para generar un fifo.
Me gustaría insertar las restriccione...
Tengo un módulo FIFO que funciona a 24MHz, produciendo 1 byte por reloj. Entonces produce 24MB / s. Necesito enviar estos datos a la PC a través de USB o Ethernet.
¿Cómo puedo lograr esto?
¿No existe algún controlador USB o algo así?
Buscando...
Tengo una placa DE1-SoC que contiene 1 MSPS ADC, estoy intentando tomar muestras de ADC y procesarlas. El reloj del controlador ADC es de 20 MHz y los datos están disponibles cada 16 ciclos de reloj. El módulo que toma muestras opera en reloj de...
Después de leer el libro titulado "Ejemplos avanzados de diseño de chips por verilog", me enfrenté a algunas preguntas sobre cuándo se lee el paquete Ethernet del FIFO y cómo funciona la reversión para el paquete Ethernet FIFO.
El chaper 8.3....
Si no estoy equivocado, se supone que un ISR debe realizar un procesamiento mínimo cuando recibe datos en serie (a través de UART).
Estoy planeando implementar un protocolo de este tipo para la comunicación entre 2 sistemas a través de uart.
Est...
Estoy tratando de entender cuál es la forma correcta de realizar dicha aplicación, así que no solicite el código completo porque cada componente funciona bien por sí solo. Estoy luchando para que trabajen juntos. Todavía no conozco el enfoque co...
Tengo un ADC (TLC2323-12) que (según tengo entendido en la hoja de datos) tiene dos modos de controlar la salida de la señal convertida. Uno de los métodos es con la señal de entrada SCK que se puede controlar desde el FPGA siempre que quiera ca...
Me gustaría usar un FIFO en VHDL, usé coregen para hacerlo, pero cuando quiero usarlo en mi proyecto, obtengo este error:
ERROR: NgdBuild: 604 - bloque lógico 'U101' con tipo
'fifo_generator_v9_3' no se pudo resolver. Un nombre incorrect...
¿Cuál es la diferencia cuando envía / recibe datos a través de un archivo de dispositivo serie de Linux como ttyS3 y cuando lee / escribe directamente desde / a los buffers UART FIFO? ¿Qué situación es más segura y mejor?
¿Cómo se conectan lo...
Tengo un gran diseño implementado en Verilog. El diseño tiene FIFO como se muestra en la imagen de abajo. Debido a alguna razón, tengo que agregar un nuevo bloque "Consumidor" que se muestra.
El problema es que este bloque necesita todas las...