Preguntas con etiqueta 'fifo'

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¿Cómo funcionan los FIFO de cruce de reloj?

Estoy bastante familiarizado con el concepto de metastabilidad: tiene dos dominios de reloj asíncronos, no hay forma de garantizar que los datos se configuren / mantengan correctamente cuando se ingresan en un flip flop si se sincronizan desde u...
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Xilinx Coregen FIFO como modelo ZeroDelay

Mi diseño VHDL contiene un FIFO generado por Coregen de Vivado 15.3. Intento depurar el diseño con una simulación de ZeroDelay. Pero el núcleo no es Zerodelay y hace cambios cortos (mucho más corto que un ciclo de reloj: segunda señal en Imagen...
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¿Cuál es la fluctuación de un FIFO asíncrono?

Tengo un FIFO asíncrono (en un Stratix V FPGA) con dos relojes de lectura y escritura asíncronos de la misma frecuencia de 100 MHz. Según tengo entendido, los FIFO asíncronos tienen una etapa de resincronización de dos registros. Debido a que...
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Async FIFO maestro / esclavo

Considere una interfaz FIFO asíncrona (por ejemplo, FT245, FT2232H o similar). Como no hay reloj, ¿cómo decides quién merece ser llamado maestro? ¿O lo llamas controlador en su lugar?     
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Escritura y lectura simultáneas a / desde un FIFO

¿Podría alguien, por favor, aclarar si puedo o no leer y escribir simultáneamente desde el FIFO suave descrito en this document on p.157? Dice que puedo usar relojes de lectura y escritura separados. Supongo que esta característica es más bien...
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FIFO asíncrono en el cruce del dominio del reloj

El problema del cruce del dominio del reloj se puede resolver mediante el uso de FIFO asíncrono con frecuencia de entrada f1 es del dominio de origen y f2 es de la frecuencia de destino. Silosdatosseenvíanenráfagas,laprofundidadsepuedecalcul...
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FIFO Buffer (Circular / ring buffer) para almacenamiento de paquetes

Estoy desarrollando una red de transmisión de radio simple utilizando placas B-L072Z-LRWAN1. La estructura de la red está formada por: Una placa que actúa como puerta de enlace (donde se reciben los datos). Múltiples tableros que actúan co...
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Problema FIFO en la implementación (VHDL)

Estuve trabajando en eso durante los últimos cinco días y no sé qué pasó. Debo implementar un FIFO para enviar alguna información, adjunto el FIFO que utilizo. Como puede ver en el código, este FIFO utiliza tres procesos actualizar datos , pro...
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Analizando la implementación FIFO del SX1276

He revisado la hoja de datos HopeRF95W un par de veces; Algunas partes menos y otras partes. El Extracción de datos de carga útil de FIFO en la página 36 es realmente muy claro y conciso. Una vez que FifoPtrAddr se configura para que f...
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relojes independientes FIFO IP CATALAOG

[![ingreseladescripcióndelaimagenaquí][2]][2]EstoyintentandosimularunFIFOgeneradoporelcatálogodeIP.ElegíparalaimplementaciónFIFOunBRAMderelojindependienteconvacíoscasivacíoscasicasillenos.Tiene7bitsdeanchoy16bitsdeprofundidad.Nocomprendocuandod...