Conectaré un ADC ADS4125 de 12 bits y 125 MSPS con una salida LVDS DDR paralela de 6 bits, con un Altera MAX10 FPGA. Los datos muestreados tienen una duración de 100 us, y se filtrarán en el FPGA. Usaré la interfaz LVDS de FPGA para convertir el DDR de 6 bits en síncrono de 12 bits, almacenarlo en FIFO o RAM, hacer el procesamiento de señal en los datos, guardar el resultado como un número de banderas (no guardar la publicación) -DSP data), y envíe los datos no procesados junto con las banderas a una radio.
Me inclino por utilizar un ADC de 2 puertos sobre un FIFO, porque necesitaré los datos no procesados dos veces.
Me pregunto, sin embargo, ¿habría ventajas en utilizar un FIFO?