Tengo un problema relacionado con el generador Xilinx Fifo y los contraints de sincronización descritos en el manual de fifo.
Estoy usando el generador fifo versión 9.2 ( manual ) para generar un fifo.
Me gustaría insertar las restriccione...
Estoy tratando de probar un circuito de escritorio muy simple en un FPGA virtex-2pro (xc2vp30-fg676-5). Uso xilinx ISE y el IP de escritorio (dos DCM con un flop DDR) proporcionado por el generador de núcleo. También trato de observar las señale...
Considere el siguiente circuito, que multiplexa las entradas d0 y d1 a la salida y en un ciclo de reloj (es decir, doble velocidad de datos, DDR).
simular este circuito : esquema creado usando CircuitLab
Que pued...
¿Cómo obtener un archivo UCF predeterminado de Xilinx Virtex-5 XC5VLX110 ?
No parece estar en ninguna parte. Si tengo que hacerlo por mi cuenta, ¿me dejaría saber cómo generar un archivo UCF para un Xilinx Virtex-5 XC5VLX110?
Estoy tratando de usar las vías en un relleno para conectar el cobre en Altium, pero continúo obteniendo errores de restricción netos sin enrutar. Tengo los siguientes
El cuadrado rojo y el rectángulo azul (que se extiende completamente de...
El problema que encontré está en la interfaz de diseño entre Xilinx FPGA y DAC. El diseño está bajo Xilinx Vivado 2017.1.
El bloque del sistema se ve así.
EsunaconexiónLVDSentreDACyFPGA.YelrelojdedatosDDRfuncionaa200MHz.Elrelojylosdatosestán...
Estoy intentando muestrear una señal asíncrona en múltiples dominios de reloj. No me importa demasiado el retardo absoluto desde la fuente de la señal asíncrona hasta los FF de muestreo, pero quiero restringir cada uno de los caminos para que te...
De las restricciones de tiempo de instalación y retención que se deben cumplir para obtener una salida estable, ¿cuál es fundamental para estimar la frecuencia de reloj máxima de un circuito?
Estoy tratando de diseñar un circuito de calentamiento inductivo de muy baja potencia (< = 10W) que caliente el material de trabajo a 40-50degC. He visto muchos circuitos de Royer Oscillator en línea (consulte aquí: enlace ) pero ¿cómo puede...
Imagine una situación en la que el retraso absoluto de un grupo de señales no importa, pero debe asegurarse de que cada señal del grupo tenga aproximadamente el mismo retraso hasta que alcance un cierto punto, digamos un FF. ¿Cómo se ve la restr...