Tengo un pequeño problema con las restricciones de tiempo de cruce de mi dominio del reloj.
Tengo dos grupos de reloj
set_clock_groups -asynchronous -group {clk_A} -group {clk_B}
Según tengo entendido, esto hará que todas las señales de...
Estoy siguiendo un curso en línea Altera de Altera en su software de análisis de tiempo llamado TimeQuest. En él, recomiendan que, como mínimo , todos los puertos de reloj y de E / S estén restringidos.
En mi diseño de FPGA, estoy generand...
En un diseño, un pin de reloj externo activa un flip-flop, donde la salida va a un pin de datos externo.
Utilizando Xilinx ISE, ¿cómo puedo especificar una restricción de tiempo, por lo que la salida debe mantenerse durante un breve período d...
Basé un diseño FPGA en el código de referencia de Lattice que, en el archivo de restricciones de tiempo .lpf , especifica:
BLOCK INTERCLOCKDOMAIN PATHS
Los dos dominios principales de diseño del reloj son 100Mhz y 125Mhz, por lo que e...
Estoy usando la Basys 2 Spartan-3E FPGA board con Xilinx. Necesito que pmod i / o esté en 1.8v, así que estoy usando LVCMOS18 IOSTANDARD.
Puede encontrar todos los IOSTANDARD disponibles para Spartan-3E en este documento .
Cuando intent...
¿Importan los tiempos de subida / bajada del reloj de muestreo para los ADC, o pueden ser virtualmente 0 segundos? ¿Pueden ser lentos? En particular, no pude encontrar nada sobre las restricciones de tiempo de aumento / caída para AD9235 ....
Tengo que restringir un FPGA de Lattice Semiconductor y tengo algunas dudas sobre la restricción de múltiples ciclos descrita aquí . Tengo el siguiente RTL:
Básicamente,esuncontadorqueseactivamedianteundetectordeflancoascendente.Cadavezqueunase...
A tiene un circuito para el que he parametrizado algunas de sus resistencias con el comando .STEP. En consecuencia, tengo muchos gráficos diferentes cuando simulo el circuito. Me gustaría saber si era posible poner una restricción en los gráfico...
Tengo un módulo VHDL en el que se infieren varios RAM de bloque. Ahora me gustaría colocar estas RAM de bloque en una determinada región de mi FPGA (cerca de algunos pines IO).
¿Cómo hago esto usando las restricciones de Xilinx (archivo UCF)? ¿...
He estado usando Vivado 2018 para un diseño a nivel de sistema y tengo problemas con la programación de la interfaz SPI. A continuación se muestra un diagrama de bloques de mi sistema.
El Artix-7 FPGA (en la placa base) envía una interf...