Lo siguiente se solicita en el contexto de los FPGA de Xilinx (mi experiencia), pero también puede aplicarse a tecnologías similares ofrecidas por otros proveedores.
Fondo: Al escribir restricciones para FPGA I / O, hay restricciones OFFSET...
Hay dos relojes en el sistema, clk2 se deriva de clk1 con un cambio de fase de 180 grados. Hay datos de 1 bit de clk1 a clk2.
Sé que este es un tipo de escenario asíncrono y los métodos tradicionales es el uso de 2 FF o un FIFO asíncrono para...
Estoy tratando de conectar un sensor de movimiento PIR a mi placa FPEG Elbert V2 Spartan 3A y luego tengo que activar un LED cuando se activa el PIR. El PIR está conectado a GPIO 1. Aunque el código se compila (lo descarté para la depuración), m...
Hice un generador de funciones de ventana IP en Xilinx Vivado. Funciona bien en la simulación. Cuando intenté implementarlo para Zedboard, se produce un error de tiempo. El error es causado por Cordic IP utilizado para la función de coseno
Es...
Soy nuevo en las restricciones de SDC, en la definición de reloj síncrono, digamos que A y B están sincronizados entre sí, entonces podemos definir create_clock en el puerto A (entrada) y generated_clock en B (salida) con divide...
Tengo problemas con la sintaxis de mi archivo de restricciones al utilizar un Zedboard Zynq-7000 en Xilinx Vivado. Intentar escribir el flujo de bits es lanzar errores de implementación y síntesis que parecen ser sintácticos, pero la sintaxis qu...
Al observar una placa de circuito de un producto de consumo reciente, todavía veo muchos componentes discretos (diodos, resistencias, condensadores, amplificadores), que ocupan espacio y deben soldarse en la placa.
¿Sería viable integrar todo...