Cómo convertir cualquier código MATLAB (archivo .m) a VHDL (código .hdl). Como tengo que usar mi código de procesamiento de imágenes en un kit FPGA. ¿Alguna solución?
Método posible: usando el codificador hdl en forma simultánea, convirtie...
Tengo un gran núcleo generador de sistema desarrollado originalmente con la versión 13.2.
Actualmente estamos actualizando algunos proyectos a la última versión de ISE, la 14.7.
En el paso final consolidamos el proyecto generado por SysGen, e...
Tengo un circuito en el generador del sistema que no puedo recuperar la señal de salida ya que tiene una tasa alta. Para este problema planeo usar un FIFO en la salida. Quiero dar el reloj del circuito al pin de habilitación de escritura y al pi...
Tengo algunos comentarios sobre los parámetros de bloque del DIVIDOR CORDICO.
Me gustaría que alguien me explique el parámetro llamado "Latencia para cada elemento de procesamiento".
(Ver los parámetros dentro del rectángulo rojo)
No entien...
Hice mi propia placa personalizada que contiene un oscilador de reloj para conducir un FPGA. Escribí un código VHDL. El script simplemente redirige una entrada de 10 bits (SIGIN) a la salida de 10 bits (SIGOUT) en el flanco ascendente del relo...
Tenía un código verilog. Hice un análisis de xpower sin el archivo .vcd, con el archivo .vcd (usando la simulación de ruta posterior y el modelo de ruta) y el archivo .vcd (usando $dumpfile("test.vcd") ). Estoy obteniendo resultados difere...
Tomé una señal sum[8:0] en mi código. Además, solo necesito sum[8] en mi código (M.S.B de suma). Entonces utilicé la declaración assign sum[7:0]=0;
Me dio la siguiente ADVERTENCIA después de la síntesis:
ADVERTENCIA...
Estoy haciendo un diseño usando System Generator, y tengo algunas dudas sobre si mi diseño podría realizarse en un FPGA Virtex 4
¿Alguien sabe qué puedo hacer para verificar esto?