Tengo un circuito en el generador del sistema que no puedo recuperar la señal de salida ya que tiene una tasa alta. Para este problema planeo usar un FIFO en la salida. Quiero dar el reloj del circuito al pin de habilitación de escritura y al pin de habilitar la lectura un reloj con más frecuencia. Así que quiero reducir la velocidad del reloj de FPGA, dárselo a mi circuito anterior y luego dar el reloj de FPGA al pin de FIFO habilitado para lectura. Pregunté hace unos días y alguien me enseñó a usar un contador para este problema. Entonces, mi problema es disminuir la frecuencia del reloj de FPGA usando un contador. Estaré agradecido si alguien me da una imagen del circuito dibujado en el generador del sistema de esta manera.