Recibo el error "el diseño no contiene instancias", pero no puedo descubrir la causa del error a pesar de buscar en Google y probar las soluciones sugeridas en los foros. A continuación se muestra un resumen del informe para el diseño, ¿alguna i...
He intentado implementar el diseño de ejemplo que se incluye con "Virtex 6 Embedded Tri-mode Ethernet MAC wrapper v2.3" en el generador Core, en la placa de desarrollo virtex 6 (ML605)
Cuando lo programo en la placa, los paquetes fueron recibido...
Supongamos que tenemos dos relojes de 100 mhz y 200 mhz, ambos generados a partir de un PLL dentro de un FPGA. Si son vistos como dos dominios de reloj independientes, entonces todo debería funcionar bien en el diseño, pero habrá una mayor compl...
Hice el código verilog de un circuito. Estaba simulando bien y dando salida correcta después de la simulación. Ahora hice síntesis, el esquema RTL después de la síntesis que muestra un cuadro verde y rojo. ¿Está indicando algún tipo de error?
Po...
Estoy trabajando en un proyecto utilizando un FPGA Virtex-5. Los pequeños proyectos en los que he trabajado con los FPGA solo me han requerido programar los FPGA en placas de desarrollo utilizando JTAG o cargando el archivo de bits en el FPGA. S...
Sólo estoy tratando de configurar ISE envirmonent.
Pero no hay XC5VLX110 en la lista de dispositivos en la configuración del proyecto en ISE como se muestra en la siguiente imagen.
¿Qué debo hacer para resolver en esta situación?
Acabo de terminar de escribir un diseño bastante completo en ISE 14.7 dirigido a un dispositivo Virtex7. La simulación de comportamiento (en Isim) toma un tiempo pero funciona perfectamente.
Por lo tanto, intenté pasar al siguiente paso agreg...
Estaba buscando FPGA con IP duras PCIe. Y encontré algunos FPGA con más de un IP duro. ¿Cuál es la ventaja de tener más de una IP dura en un solo FPGA?
Creé una ip personalizada y la agregué a mi diseño. Quiero saber la velocidad del reloj. ¿Hay algún menú / opción para descubrir en la plataforma Xillinx studio o EDK?
Estoy atascado en un problema relacionado con el monitor del sistema en FPGA. ¿Cómo simulo una entrada analógica para un FPGA? El SysMon es como un ADC que convierte entradas analógicas a digitales.
¿Puedo encontrar una muestra para generar e...