He intentado implementar el diseño de ejemplo que se incluye con "Virtex 6 Embedded Tri-mode Ethernet MAC wrapper v2.3" en el generador Core, en la placa de desarrollo virtex 6 (ML605) Cuando lo programo en la placa, los paquetes fueron recibidos con éxito por el FPGA, pero la placa no está transmitiendo los paquetes. Estoy usando "Wireshark" para analizar los paquetes y el paquete EET para transmitir los paquetes.
Por favor ayuda, Estoy confundido ...
Actualmente no tengo permiso para escribir mis preguntas como un comentario ... así que lo escribiré como una respuesta y trataré de desarrollar una solución.
Su diseño de ejemplo se generó con un módulo de interfaz GMII llamado gmii_if.vhd (o gmii_if.v si está usando Verilog). Conecte un ancho de 20 bits y, digamos, 4096 muestras de ChipScope ILA de profundidad a las siguientes señales:
Agregue TX_EN_FROM_MAC y RX_DV_TO_MAC a un puerto de activación (tipo de activación: básico con bordes). Capture todos los datos con el reloj Ethernet de 125 MHz adecuado. Ahora sintetice su diseño y conecte el analizador ChipScope al FPGA. Configure un disparador en la señal RX_DV_TO_MAC con la condición de flanco ascendente ('R'). Arme el gatillo y envíe algunos datos de prueba al tablero. Si su PHY está funcionando correctamente, debería ver el marco de Ethernet en RXD_TO_MAC. Ahora puede rehacer este procedimiento con una condición de activación en TX_EN_FROM_MAC.
Si no entran datos, supongo que no manejó el cable de reinicio de PHY correctamente - > es de baja actividad. Por favor, compruebe esto, también.
El problema fue con la velocidad de enlace de la PC. Cambié la velocidad de la PC a 1 Gbps, la placa está transmitiendo los paquetes.
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