He tenido éxito en derivar el reloj, pero no puedo muestrear y verificar los resultados en el banco de pruebas. Adjuntando el código y el banco de pruebas escrito. Necesito encontrar una manera de eliminar el error- >
Línea 68: el objetivo...
Creé un banco de pruebas para un diseño VHDL que incluye modelos de circuitos integrados para verificar los requisitos de temporización de la interfaz. Dentro de cada modelo, instalo un paquete genérico ( genpkg ) para imprimir los errores detec...
He tomado el siguiente código para probar un módulo UART de enlace
¿Puede alguien explicar lo que está sucediendo en el bloque \ Main Testing ? En ejecutando el archivo testbench, la forma de onda muestra ab para r_tx_byte...
Aquí está mi situación: quiero simular un contador de 11 bits preestablecido formado por tres contadores binarios CD74AC161 chips. También quiero que la simulación detecte violaciones de tiempo (tiempo de configuración, tiempo de espera, etc.)...
Estoy tratando de simular el XADC en vivado
Tengo mi código de banco de pruebas aquí
library IEEE;
use ieee.numeric_std.all;
use IEEE.STD_LOGIC_1164.ALL;
use std.textio.all;
entity test_design_1 is
end test_design_1;
architecture TB of...
Estoy tratando de obtener la salida de este código. La salida no se muestra después de agregar el divisor de frecuencia. Antes del divisor de frecuencia, el código funcionaba bien y mostraba la salida.
Este es mi código
library ieee;
use ie...
Tengo un diseño VHDL de la entidad del generador de reloj que requiere 8 parámetros de entrada y según los parámetros genera una salida de reloj única. He probado utilizando un solo banco de pruebas VHDL y simulé en Modelsim. Ahora quiero genera...
Estoy obteniendo salidas de mi hardware como toda alta impedancia (ZZZZZ). Intenté sintetizar el código y obtuve estas advertencias. Creo que podría haber un problema en el banco de pruebas que estoy intentando ejecutar.
source div_restori...
Soy nuevo en VHDL, y estoy trabajando con un UART bloque . Estoy intentando crear un banco de pruebas y anular el ancho de datos, pero recibo errores que dicen que mis señales no están declaradas:
ERROR - C: / Usuarios / xxx / Documentos...
Estoy teniendo problemas con mi banco de pruebas verilog. Cada vez que intento ejecutarlo, aparece el error en el título anterior para mis cuatro registros de conmutación. He buscado esta pregunta varias veces, pero no puedo encontrar ninguna re...