Preguntas con etiqueta 'testbench'

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¿Cómo me protejo cuando pruebo una PCB que involucra una línea de CA?

Tengo que probar prototipos de PCB que convierten la CA doméstica en varios niveles de voltaje de CC. Me preocupa mi seguridad al trabajar con CA y me gustaría saber cómo configurar correctamente un banco de pruebas que, por ejemplo, dispare...
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Escribiendo bancos de prueba sintetizables

Estoy empezando a aprender SystemVerilog y trabajar con FPGA, y hasta ahora no he encontrado una manera satisfactoria de probar mi código. Vengo de un fondo de software, y siempre he estado escribiendo pruebas automatizadas exhaustivas para mi c...
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Conexiones temporales de PCB para pruebas

Quiero poder realizar pruebas en PCB ensamblados con una herramienta personalizada. la prueba tardaría unos segundos y se realizaría manualmente conectando un cable entre la herramienta y la PCB. Mi pregunta es ¿qué tipo de conectores o simil...
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¿Qué opciones existen para verificar el componente esclavo Avalon-MM?

Estoy escribiendo un esclavo Avalon-MM. Se conectará a Nios II como dispositivo maestro. ¿Qué opciones existen para escribir testbench para ello? Debo estar seguro de que un maestro de Avalon-MM pueda leerlo / escribirlo correctamente. Me he...
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Simular una termopila en el banco: ¿es esta una manera razonable / razonablemente precisa de hacerlo?

Primer La mayoría de la gente conoce los sistemas de control HVAC de 24 V, ya que eso es lo que comúnmente se encuentra en los hornos, las bombas de calor, los acondicionadores de aire centrales y otros sistemas similares. Si tiene una unidad...
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VHDL Estado de algoritmo de salida

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity ASM is port(clk, rst, A, B: in std_logic; Z:buffer std_logic_vector(1 downto 0)); end ASM; architecture asm1 of ASM is type t_state is(T0,T1,T2,T3); signal c...
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Uso de “initial” en la descripción del módulo Verilog

Estoy escribiendo un código y tengo 2 preguntas tontas: 1- ¿Es una mala práctica usar "inicial" en la descripción del módulo? Lo pregunto porque tengo un divisor de frecuencia con 2 señales (clk_in y clk_out). Si quiero ver el comportamien...
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Cargar imagen en VHDL testbench

¿Existe una forma estándar de cargar una imagen en el banco de pruebas VHDL para que se pueda probar la salida lógica del procesamiento de imágenes? Obviamente, habrá una salida desde el banco de pruebas, también una imagen que debe ser posible...
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Este modelo de un D-Flip flop con Habilitar no funciona como se esperaba

Este es un modelo Verilog de una serie de flip-flops D con línea de habilitación junto con un banco de pruebas utilizado en ModelSim Altera: module Register_Design #(parameter Width = 4) ( input Clock, Reset, Load, input [Width - 1:0...
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Gremlins eléctricos en niveles altos de amperios

I Soy nuevo aquí, así que espero que todo salga bien. He utilizado una fuente de alimentación ATX para crear un probador de banco de potencia para probar faros de automóviles. HID, en particular, que dibuja alrededor de 8-10amps en el ini...