Preguntas con etiqueta 'testbench'

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La simulación de Modelsim no funciona Por favor ayuda

Por mi vida no puedo entender por qué no obtengo una salida de este banco de pruebas y la entidad que he creado. Lo he intentado de varias maneras diferentes con la SALIDA y nunca lo he hecho. Sé que esta es una pregunta de noob, pero soy un noo...
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¡El contador Verilog no funciona!

He escrito este código para un contador, pero no sé por qué no funciona. En realidad, la salida permanece en cero y cuando cambio la carga a 0, la salida cambia a desconocido. ¿Podrías ayudarme, por favor, a encontrar el error? module behav_co...
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VHDL: usando señales internas en testbench

Estoy tratando de usar una de las señales internas de mi diseño en mi banco de pruebas. Ya sé cómo lo haría en Verilog: Goertzel i1 ( // port map - connection between master ports and signals/registers ); . . . always @ (posedge i1.en) //do...
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¿Cómo modelar dispositivos externos a FPGA en un banco de pruebas?

FPGA podría conectarse a muchos dispositivos como dispositivos de memoria (SRAM, SDRAM, DDR RAM), convertidores de datos y varios otros circuitos integrados complejos. ¿Es una práctica normal modelarlos en un banco de pruebas para que la verific...
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VHDL: leer números enteros de un archivo de texto, almacenarlos en una matriz y volver a escribir en formato de texto

En un determinado banco de pruebas de simulación que usa questasim, estoy tratando de leer los archivos con números enteros que parecen, 0000 0001 0005 3864 2290 1234 . . . 0002 0004 0006 4532 3457 . . . Mi objetivo aquí es leer el archivo...
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La salida de VHDL es Unitiliazed o Zero cuando se simula

Soy nuevo en VHDL y estoy implementando un banco de pruebas. Estoy intentando escribir código para un simple MUX 2: 1 en el que la salida del MUX ingresa en un registro de CARGA alto y síncrono activo. Las entradas y salidas son de 8 bits. Cuand...
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Si hay restricciones en SystemVerilog

Tengo una clase de elemento de secuencia con variables rand: class my_seq_item extends uvm_sequence_item; rand bit a, b, c, d; Quiero generar un bit aleatorio para 'd' solo si 'b' y 'c' son 0. ¿Cómo escribo una restricción para esto?     
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problema con verilog testbench

Tengo un problema con la señal del reloj en el banco de pruebas Verilog. He intentado casi todas las formas posibles de crear un reloj, pero en la forma de onda es U que significa "Desconocido". Aquí está mi código para el reloj ( i_Sys...
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diseñando el bloque debayer de imágenes, ¿cómo se debe escribir el banco de pruebas?

Un bloque debayer ingresa una imagen de un filtro CCD Bayer y luego estima la información de color faltante para cada píxel. Los datos provienen de una cámara. ¿Cómo debería uno escribir un banco de pruebas para algo como esto?     
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¿Diseñando un banco de pruebas para un circuito de varios ciclos?

Digamos que tengo un circuito que realiza una función que toma 100 ciclos de reloj para completarse. Mi banco de pruebas alimenta las entradas al circuito y luego verifica si la salida es correcta. No estoy seguro de cómo poner el retraso de...