Si hay restricciones en SystemVerilog

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Tengo una clase de elemento de secuencia con variables rand:

class my_seq_item extends uvm_sequence_item;
rand bit a, b, c, d;

Quiero generar un bit aleatorio para 'd' solo si 'b' y 'c' son 0. ¿Cómo escribo una restricción para esto?

    
pregunta pavan sp

1 respuesta

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constraint my_constraint { if (b==0 && c==0) d==1; else d==0;}
    
respondido por el dave_59

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