Estoy trabajando con un microcontrolador Atmel ATMEGA32U4 - hoja de datos aquí con un cristal de 16 MHz para el reloj del sistema.
A mi entender, este chip tiene un fusible 'Dividir reloj por 8' programado de fábrica, lo que hace que mi sis...
Para los analizadores de temporización, las condiciones de operación de FPGA a veces se conocen como "PVT", que significa "Proceso, Voltaje y Temperatura".
Si bien el voltaje y la temperatura se explican por sí mismos, ¿qué significa el proce...
Tengo un diseño FPGA que utiliza diferentes relojes. Hay un reloj de referencia de 100 MHz proporcionado por un oscilador. El reloj de referencia se usa en un DCM (Xilinx FPGA) para generar 3 relojes relacionados, 100 MHz, 50 MHz y 10 MHz (sin d...
He visto un par de preguntas muy similares, pero las respuestas no responden a mi pregunta:
DDR2 CAS Latency - es ¿Se fijó en ciclos de reloj o tiempo?
Lo que limita el límite inferior de la latencia DRAM CAS
En mi entendimiento act...
Estoy codificando un mux de 32 vías en verilog.
La entrada es un contador que cuenta de 0 a 31, incrementando cada ciclo de reloj. Cada valor de contador selecciona una porción diferente de un vector como salida.
En mi proceso de máquina d...
Estoy usando un dsPIC33E MUC para conectar una cámara UART (VGA) a 115.2 Kbps. El propósito es guardar una imagen en una tarjeta SD.
El programa que escribí funciona bien, excepto que está dentro de un bucle que comprueba si el búfer (el búfe...
Encontramos una condición de carrera en uno de nuestros circuitos de producción.
Un chip CPLD que actúa como decodificador de dirección más un par de otras funciones, recibe la dirección y la señal de datos a través de dos buses. Un dispositi...
Supongamos que tengo 2 flipflops FF1 y FF2 que se manejan usando múltiples relojes. ¿Cuáles podrían ser las posibles violaciones que nos encontraríamos? Me preguntaron esto en una entrevista para la que respondí diciendo la diferencia en la incl...
¿Es posible usar un analizador lógico (como éste ), para determinar la forma de onda st en el pin de salida de DATOS de un módulo de RF ASK / OOK (315 / 433.92MHz) de banda ISM, a su vez para decodificar su esquema de codificación. Estoy seguro...
Tengo una pregunta sobre algo que no entiendo que está ocurriendo en mi proyecto FPGA. Necesito controlar dos dispositivos (AGC y ADC) a través de un bus SPI. Como el dispositivo maestro será el FPGA, estoy generando una señal de reloj, SCK , e...