¿Utilizando Logic-Analyzer para realizar ingeniería inversa en la codificación ASK / OOK de banda ISM, posible?

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¿Es posible usar un analizador lógico (como éste ), para determinar la forma de onda st en el pin de salida de DATOS de un módulo de RF ASK / OOK (315 / 433.92MHz) de banda ISM, a su vez para decodificar su esquema de codificación. Estoy seguro de que no es Manchester / NRZ. Por 'forma de onda', me refiero a los máximos / mínimos con la duración de cada bit

Tenga en cuenta que esta pregunta es una extensión de mi otro hilo al elegir un DSO. Si bien aún podría ir por un DSO, pero realmente quería entender a fondo el LA como una opción para mi propósito.

Ahora para la otra pregunta (posiblemente estúpida): ¿funcionará un analizador lógico sin una entrada de reloj? Digamos que en mi caso de decodificación de datos codificados ASK / OOK, no tengo forma de recuperar el reloj, ya que es una operación asíncrona.

Extensión de consulta (9 de noviembre de 2011): El patrón codificado de mi codificador de RF de destino utiliza 32 ciclos de oscilación para codificar cada bit. Así que para 9600 baudios, tengo 307200 muestras / seg. Sin embargo, para una mejor precisión, podría ser bueno usar 3x-5x que muchos no. de muestras (¿este concepto se aplica también a los analizadores lógicos)? Si eso es cierto, entonces para el muestreo 5x, necesitaría 1536000 (~ 1.5Ms / s), en un solo canal. Por supuesto, este razonamiento para (tipo de muestreo en exceso) proviene del mundo DSO, pero ¿no está seguro si se aplica también a los analizadores lógicos?

    
pregunta icarus74

3 respuestas

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Hice exactamente eso en un proyecto anterior, no usé el analizador de lógica abierta sino el pirata de bus que usa el mismo software.

enlace

Utilicé esto para decodificar el protocolo para otro proyecto que detectó datos RKE.

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Espero que esto ayude.

    
respondido por el s3c
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Para responder a la parte agregada de su pregunta:

Sí, la frecuencia de muestreo también se aplica a los analizadores lógicos. Obviamente, el estado de la señal se representará con precisión, ya que solo puede ser 0 o 1 (a diferencia de un DSO), pero cuanto más alta sea la frecuencia de muestreo, más precisa será la sincronización. Por ejemplo, si tiene lo siguiente:
Datos:
__---_-____---____---_-____---____
Reloj de muestra de LA:
--__--__--__--__--__--__--__--__--
Pantalla LA:
____----____----____----____----__

Si asumimos las muestras del analizador lógico en el flanco ascendente del reloj, puede ver cómo se puede obtener un poco el tiempo o perder por completo un cambio.
Nunca perderá un cambio si la frecuencia de muestreo es al menos el doble de la velocidad de datos, pero el tiempo real de los cambios será cada vez menos preciso a medida que se acerque a este punto.
En su caso, la LA a la que se vincula se adaptará fácilmente a una velocidad de conmutación de 300 kHz, ya que muestra a 200Msps, lo que le dará una precisión de +/- 5ns. Como los datos solo cambian cada 3.3us o menos, el analizador lógico será muy preciso ya que puede muestrear 666 veces durante este período.

    
respondido por el Oli Glaser
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La frecuencia de muestreo utilizada para las señales digitales depende de la velocidad de datos y del ciclo de trabajo, por ejemplo, supongamos que tiene una señal de datos de 1 khz con un ciclo de trabajo del 50%, el muestreo a 2 kHz o superior dará resultados confiables ya que solo Necesito verificar ambos lados de la transición.

Ahora, si tiene una señal de datos de 1 khz con un ciclo de trabajo del 10%, debe muestrear al menos 10 kHz para asegurarse de obtener cada parte de la forma de onda. Con señales digitales como estas, la velocidad de muestreo casi no importa, ya que de todos modos es probable que solo tengas que configurarlas con una interrupción. El único lugar en el que es importante es cuando se utiliza un analizador lógico y, en este caso, puede usar el modo automático o intentarlo un par de veces.

    
respondido por el s3c

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