He visto un par de preguntas muy similares, pero las respuestas no responden a mi pregunta:
DDR2 CAS Latency - es ¿Se fijó en ciclos de reloj o tiempo?
Lo que limita el límite inferior de la latencia DRAM CAS
En mi entendimiento actual, una vez que se ha activado una fila en el banco DRAM, es solo una cuestión de los valores registrados en los amplificadores que se deben bloquear en la salida y este proceso está sincronizado por el reloj, por lo que debe especificarse en el ciclo del reloj cuánto tiempo lleva leer una columna de una fila activa.
Sin embargo, parece que CAS está basado en el tiempo, por ejemplo, esta hoja de datos tiene CAS = 1 para 166MHz, CAS = 2 para 100MHz, CAS = 3 para 50MHz y tiene un CAS configurable, que a mi entender debería ser un número constante de ciclos de reloj independientemente de la frecuencia del reloj.
¿Qué hay de malo en mi comprensión? ¿De qué proceso analógico depende la columna que lee la DRAM?
Editar: investigando un poco más sobre esto, he encontrado que hay t_CAC, el tiempo entre el pin CAS se está agotando y hay datos válidos disponibles en los pines. Entonces t_CAS siempre se mide en un número entero de ciclos de reloj y debe ser t_CAS > = t_CAC. Esto me hace pensar que el proceso de lectura es en realidad asíncrono con lógica puramente combinatoria entre los amplificadores de los sentidos y el pin CAS y los pines de datos. ¿Es esto correcto?