Recibo una advertencia en bitgen como:
Este diseño está utilizando una o más RAM de bloque de 9k (RAMB8BWER). Los datos de RAM de 9k bloques, tanto definidos por el usuario como predeterminados requieren un formato de bit especial.
¿Es...
Estoy tratando de entender la implementación de HDMI en la nota de la aplicación Xilinx XAPP495 .
Especialmente, no entiendo el diagrama a continuación donde hay conexiones entre las cajas de engranajes y oserdes2.
Como puede ver en el...
Quiero crear un registrador de datos que tenga varios canales receptores que se ejecuten en el protocolo de comunicación en serie RS232 y luego recopilar la información de los canales en un solo almacenamiento al que otro controlador podría acce...
Tengo problemas para conseguir que el diseño de mi computadora FPGA 80's encaje en una placa Papilio Duo que es un Spartan 6 - xcs6slx9. El problema radica en que la RAM se deduce como distribuida en lugar de bloque.
Versión corta: estoy usan...
Me gustaría tener una señal de control que permanezca baja todo el tiempo y que se apague solo cuando se lo indique. Inicializar el pin en la entidad no parece establecer el valor en cero ( xc6slx25-3ftg256 ) :
Entity myEntity IS
PORT(
--...
Estoy utilizando el LX9 Microboard de AVNET con Spartan 6 PFPGA. Implemento SPI para leer desde un ADC (ADS7822). Estaba obteniendo valores muestreados incorrectos. Cuando cambié las señales con un osciloscopio, no fue como esperaba.
Reloj FP...
Estoy almacenando una tabla senoidal constante de 16k de vectores con signo de 14 bits en un paquete.
Utilizo este paquete en mi módulo para leer la matriz en un proceso cronometrado
Pero recibo esta advertencia durante la síntesis y mi sí...
Creé un diseño VHDL que necesita una entrada de reloj de 50 MHz. El Spartan-6 en el que estoy trabajando me da una señal de reloj de 100 MHz, así que utilicé el Asistente de reloj de Xilinx para obtener un reloj de 50 MHz. Cuando elijo "No Buffe...
Estoy tratando de conectar el divisor de reloj generado por el Generador CORE al receptor I2S y al transmisor I2S en Spartan 6. La PLL_BASE se conecta a través del módulo ODDR2, según se recomienda. Tanto el receptor como el transmisor funcionan...
Tengo Spartan 6 FPGA (XC6SLX9-2TQG144) y estoy diseñando una fuente de alimentación para él.
Supongamos que utilizaré toda su lógica (muy posible) y quiero cronometrarla lo más rápido posible (alrededor de 350MHz).
¿Cómo puedo estimar la p...