¿Podría alguien aconsejarme sobre lo que sería una buena práctica para establecer una interfaz con CoolRunnerXC2C256 con un reloj externo? Deseo usar el cristal KC5032A20 y tenerlo en un reloj global GCK2 (pin 38).
¿Conecto el pin de...
Tengo un posible proyecto que parece que necesita una pequeña cantidad de lógica digital (para generar algunas señales de sincronización / control síncronas). La velocidad no es tan alta, en los megahercios bajos.
Mi experiencia es una amplia...
¿Es posible recibir datos de video PAL de ADC de STM32, por ejemplo?
Hice un programa que convierte datos analógicos en datos digitales (probado con acelerómetro analógico).
¿Es lo mismo para datos de video PAL? ¿O debería seguir un protoc...
Estoy usando el CPLD de la serie CoolRunner-II de Xilinx y programando la lógica programable por primera vez.
Tengo que usar algunos de los flip-flops con reinicio asíncrono.
Me pregunto cuál es la diferencia entre un restablecimiento acti...
Estoy tratando de hacer un oscilador de anillo dentro de un CPLD CoolRunner-II de Xilinx y estoy tratando de medir cuántos ciclos de oscilador de anillo caben dentro de la mitad baja del reloj externo de 10MHz. A continuación se muestra el códig...
Tengo dispositivos que utilizan CPLD Xilinx XC9572XL. No se han utilizado (como en: no tienen alimentación) durante casi siete años, y los síntomas apuntan a que los CPLD tienen la culpa.
No pude encontrar mucho sobre la durabilidad del almac...
¿La resistencia efectiva mencionada en la imagen es la resistencia de entrada para los pines CPLD? Estoy usando Vccio a 3.3 V.
(La imagen es de la nota de la aplicación Xilinx CPLD IO Guide).
He sintetizado un diseño para un CPLD Coolrunner II. Tengo la intención de usar el reloj interno del CPLD. Tengo una entrada llamada CLK. Miro el informe de ajuste y veo esto:
** Global Control Resources **
GCK GSR GTS...
Tengo un sistema basado en el dispositivo MAX10 de Altera que realiza las siguientes tareas:
recibe los datos y los almacena en una memoria flash en chip solo una vez.
lee todos los datos del flash en chip, los almacena en un registro 2D y...
Actualmente estoy intentando implementar un procesador simple utilizando Verilog en un FPGA. Estoy usando la arquitectura Mic - 1 como modelo de referencia.
Lo que no puedo entender es que la ALU está generando una salida de "estado" cuando s...