Me gustaría tener un chip FPGA que esté bien conectado a un sensor de imagen. Idealmente, me gustaría leer todas las columnas de imágenes (o filas) en paralelo directamente en el FPGA. ¿Existe tal hardware?
Estoy aprendiendo diseño de lógica digital con FPGA, y estoy usando el Xilinx Spartan6 FPGA. Puedo simular con éxito mi diseño correctamente, pero el diseño no funciona correctamente cuando lo descargo en mi FPGA.
Por esta razón, estoy tratan...
Por lo tanto, mi objetivo es imprimir (en la salida estándar) un número usando un sistema Nios II en un Altera FPGA Cyclone II.
MIS PASOS:
1) Creé el siguiente sistema Nios II con la herramienta Qsys (Quartus II):
(CPU NIOS II - JTAG...
¿Es posible tener una conexión TCP con un FPGA? Necesito un dispositivo de baja potencia que pueda controlar los relés basados en los paquetes Ethernet que se reciben y enviar los paquetes de confirmación.
¿Cuál es la diferencia entre un núcleo de propiedad intelectual FPGA y una unidad de función de acelerador?
Según tengo entendido, una AFU es un núcleo de IP desarrollado por el usuario final (a diferencia de los núcleos de IP entregados en e...
Estoy diseñando un circuito lógico convertidor de binario a BCD para implementarlo en FPGA de Xilinx Spartan 6, y tengo una advertencia durante la síntesis que se parece a esto:
WARNING:Xst:2170 - Unit binary_to_bcd_converter : the following s...
He estado buscando en todo Google y no puedo encontrar una respuesta clara para cuál es la diferencia entre la peor racha de espera y la peor holgura negativa en el resumen de tiempos en Vivado. Ahora mismo estoy construyendo un divisor de enter...
Estoy intentando escribir un módulo maestro SPI por mi cuenta para aprender FPGA-Verilog de manera eficiente. Aquí está el módulo spi_master:
module spi_master(
output [15:0] tx_data,
input [15:0] rx_data,
output mosi,...
Al leer la documentación de Altera sobre la programación de FPGA, puedo ver que el flujo de diseño está hecho de
Diseño - > Compilación - > Simulación - > Programación - > Verificación HW
El diseño consiste en escribir unidades...
Estoy tratando de optimizar un código verilog y encontré algo que no creo que sea correcto. Encontré un módulo que tiene una salida y utiliza ese valor de salida como condición en una declaración de caso. Hay un ejemplo:
module TT
(
out...