Estoy intentando integrar un esclavo SPI en VHDL (opencores)
enlace
la idea es conectar un microcontrolador y un FPGA
Estoy usando Quartus ..
más información:
microcontrolador diferente reloj 50 MHz, creo ..
La frecuencia de...
¿Se supone que debo generar una onda sinusoidal en el ciclón 2 altera? Entiendo que tengo que almacenar los valores en LUT o algo de memoria. Creo que el ciclón 2 usa una LUT de 4 entradas. No estoy seguro de cómo debo continuar con el siguiente...
Soy un desarrollador de software que está aprendiendo más sobre FPGA / VHDL y me pregunto si usar lenguajes secuenciales por mucho tiempo hace que sea más difícil pensar en el hardware.
Mi pregunta es sobre la conexión de componentes y estoy...
Estoy buscando un componente económico para generar frecuencias entre 15.5 MHz y 17.5 MHz. Mi intención es un producto de mediano plazo (unos pocos cientos de unidades).
El problema es que me gustaría cambiar la frecuencia durante la operació...
Diseñé la siguiente celda 2T XOR para mi propósito de sumador completo:
Teóricamentedasalidacorrectaparatodaslascombinacionesdeentrada.PeroenTannerEdaconunafuentede5voltiosdetecnologíade180nm,proporcionalalógica1paralacombinacióndeentradaa=1,...
Tengo una placa DE1-SoC que contiene 1 MSPS ADC, estoy intentando tomar muestras de ADC y procesarlas. El reloj del controlador ADC es de 20 MHz y los datos están disponibles cada 16 ciclos de reloj. El módulo que toma muestras opera en reloj de...
Estoy usando SignalTap de Quartus para depurar mi diseño de FPGA:
¡Siempre he sido persuadido de que SignalTap no es exacto!
Esto es lo que encontré:
Superviso la señal de reinicio con SignalTap: el reinicio alterna alrededor, mientras que l...
Tengo un código de tiempo, y en un evento de activación, hay una cuenta regresiva de 5 segundos para activar un motor. ¿Es posible agregar un retraso de medio segundo en la activación de la salida, o en el inicio de la cuenta regresiva?
¿Puede alguien explicar cómo funciona un BlockRam en FPGA?
Estaba creando una memoria para 128k y no podía averiguar cómo crearía un módulo de memoria para ella.
Por favor corrígeme si estoy equivocado. En general, he leído que para FPGA, el reloj maestro es una mala práctica de diseño y que uno debería usar master clock & habilitación de reloj siempre que el circuito necesite un reloj dividido y use...