Sé que los flip-flops D retienen un cierto nivel lógico (memoria) pero cuando emiten (es decir, cambian) retienen la memoria, ¿la pierden?
por ejemplo:
digamos que tengo 3 d flip-flops conectados como un registro de desplazamiento en serie. Y...
Todavía soy bastante nuevo en electrónica y me he estado enseñando a mí mismo como un pasatiempo. Actualmente estoy trabajando en un proyecto que detecta un rayo láser rojo y, una vez detectado, apagará las luces de CA si ya están encendidas, o...
Lo que busco es el discriminador de fase "número 3" del venerable 4046 PLL. Es decir, un latch SR detectado borde, efectivamente. Un flanco ascendente en la entrada 1 hace que la salida sea alta. Un flanco ascendente en la entrada 2 hace que la...
Para un flip-flop J-K, una vez que tenemos J & K = 1, ahora cuando el CLK sube de nivel, la salida sube en el borde descendente, pero ¿cuándo vuelve la SALIDA a BAJA?
Esta es una pregunta de seguimiento para enlace , en la cual preguntaba sobre una solución específica para el Problema más general descrito aquí.
Me gustaría crear una función lógica que alterna con el reloj (invertido) cuando está habilitad...
Se supone que debo diseñar un pequeño circuito digital (con Logisim) utilizando compuertas lógicas básicas, de modo que cuando este circuito se usa con el interruptor elegido (que debe ser un botón), hará que el circuito funcione como un interru...
Estoy trabajando en uno de mis proyectos y tengo problemas con mis chanclas. El proyecto consiste en diseñar el circuito para una bomba de gas que tenga una manija y un sensor. Cuando el mango está abajo, la bomba bombea, pero cuando el sensor e...
simular este circuito : esquema creado usando CircuitLab
Considere este diagrama que representa un D-flop-flop activado por flanco positivo. En el análisis de este circuito, mi libro (Morris Mano) dice que cuando el valor de D = 0 y Clk...
Estoy tratando de construir un circuito que use flip-flops T para generar la secuencia "CSE231-1-6" en una pantalla de 7 segmentos. Funciona bien en logisim, por lo que no hay errores relacionados con el diseño aquí.
En teoría, se supone que...
Estoy tratando de hacer un flip-flop JK en un entorno ActiveHDL.
Quiero hacerlo con puertas lógicas.
Debería verse así:
Esteesmicódigo:--nand3.vhdlibraryieee;useieee.std_logic_1164.all;entitynand3isport(A,B,C:instd_logic;D:outstd_logic);...