He implementado algunos circuitos con Quartus en un Cyclone 5 FPGA. Esto se ha hecho para mi tesis de maestría. Tengo que justificar si el número de elementos lógicos utilizados por mi implementación es "esperado" o no. Durante la clase de mi su...
Soy nuevo en el mundo FPGA y FPGA-SoC. Tengo una placa DE1-SoC. Estoy haciendo un proyecto. El diseño de hardware del proyecto contiene un bloque de memoria que se inicializa utilizando el archivo .mif. Sé que podemos usar la dirección asignada...
En Cyclone II FPGA, ¿puedo aplicar voltaje directamente en los pines de entrada, tal vez tomándolo de un pin Vcc? ¿O debería usar una resistencia? El siguiente esquema de la placa Altera DE2 parece que algunos interruptores de entrada no usan re...
Soy nuevo en FPGA y estoy intentando enviar una señal de RELOJ como salida de un pin GPIO de un Altera Cyclone IV E. Primero hice un programa:
module CLOCK_out (input CLOCK_50, output CLOCK_pin);
assign CLOCK_pin = CLOCK_50;
endmodule...
Acabo de recibir el dispositivo mencionado y, al escribir un programa simple (se compila) y al Programador, cuando intento programar el dispositivo con el archivo .sof, veo que es (Failed) y los Mensajes de Quartus dicen
Error (2090...
Tengo un problema extraño en el que no puedo cargar mi diseño en el tablero DE0-NANO, me da el extraño mensaje de error que es el título de esta pregunta.
Cualquier otro diseño se carga bien y no he hecho nada diferente. Reinició la computado...
¿Puedo reutilizar los pines DATA0 & ¿DCLK en mi aplicación como interfaz FPGA SPI una vez completada la configuración (PS)?
Estas son las opciones de pin de doble propósito:
si configuro "use as Regular I / O", podré configurar des...
He visto la hoja de datos del Cyclone III y afirma que es compatible con DDR y DDR2.
Pero estaba buscando algunos buenos chips LPDDR para mi diseño.
¿Puedo usar el PHY dentro de Cyclone III con LPDDR ic?
¿Conoces otro FPGA compatible con LPDDR?...
¿Cómo puedo saber si hay una imagen de configuración de FPGA válida en la ubicación específica del dispositivo de configuración en serie antes si realizo una reconfiguración y experimento un intento exitoso o fallido?
Mirando lo que se está...
No puedo descubrir cómo implementar un ADPLL en un FPGA que puede tomar una entrada periódica arbitraria y bloquear su frecuencia (cierto rango finito está bien) y la fase. Una salida de onda cuadrada servirá.
Como primer paso, pensé en asumi...