Estoy utilizando una nueva placa Cyclone V SoC de Enclustra ( Mercury + SA2 ) montados en sus Base de datos PE-1 .
Para conectarme a la placa en serie en la plataforma Windows, tengo que conectar la placa que se detecta como USB Serial De...
Estoy intentando entender las funciones de los pines de memoria externa en el ciclón V (5csema5af31c6n)
Entiendo que en la columna HMC Pin Assignment para DDR3 / DDR2 / LPDDR2 muestra las funciones de pin para la implementación de memoria extern...
Estoy diseñando el JTAG para un Altera Cyclone 3 (EP3C5E144C8N). Solo estaba apuntando a JTAG normal, y no necesito Active Serial. He adjuntado el esquema y la placa en el archivo * .zip ( enlace )
O simplemente una instantánea aquí:
¿...
Estoy intentando crear un diseño mínimo con PCIe en CycloneIV y tengo problemas para que core_clk_out se ejecute realmente.
En guía de usuario de PCIe , página 13-9, dice que fixedclk_serdes no puede derivarse de refclock...
Estoy tratando de usar la pantalla LCD en un tablero SocKit con un Cyclone V FPGA.
Sin embargo, en la documentación veo que el chip está dividido en un HPS y el FPGA y el LCD parece estar conectado solo a la parte del HPS.
¿Es posible usar...
Me gustaría saber cuál es el equivalente primitivo de altera quartus al flip flop FDCE en Xilinx ISE. Creo que la primitiva DFFE podría funcionar, pero no estoy seguro de la equivalencia de los pines CE y CLR. También el pin PRN me confunde. He...
Compré en la placa de desarrollo ebera Altera Cyclone II EP2C5T144. Vino con USB Blaster. Estoy usando Quartus II 13.0sp1.
El FPGA está programado con la configuración predeterminada como debería (los LED parpadean en el tablero).
Parece que...
No puedo encontrar la forma de lidiar con el error: "varias unidades constantes" que se producen cuando intento leer y configurar la misma red en un solo proceso.
Necesito configurar la "salida" para algunos ciclos de reloj en el flanco ascen...
Estoy tratando de crear un programa que toque un valor de un FPGA a un arduino. En el módulo que creé, cada dos ciclos de reloj, la salida de FPGAdata debería establecerse en el siguiente bit de t. El problema es que FPGAdata es igual a 1 todo e...
Mi pregunta no está en ' cómo puede ' sino en ' si puede '. Así que creo que las personas con suficiente experiencia en cualquier familia de FPGA podrían ayudarme aquí.
Declaración de problema : necesito modelar un sistema de control muy bás...