Tengo un bus de 8 líneas chselect[7..0] .
También tengo una hoja secundaria repetida 4x, cada una de las cuales tiene dos entradas CSAb y CSBb .
Indique estas entradas como CSAb_0, CSBb_0, CSAb_1, CSBb_1,...,CSBb_3 dond...
Tengo un proyecto que requiere hacer I²C / I2C / TWI en una larga distancia (30 a 40 metros). He visto a algunas personas que sugieren reducir la frecuencia de reloj a aproximadamente 500 Hz, para mitigar los efectos de la capacitancia de una...
Introducción
El USB ha existido desde hace bastante tiempo, y se usa en gran medida incluso en las industrias automotriz, marina y espacial en cierta medida. Sin embargo, ciertas formas de comunicación son más confiables que otras en términos...
Estoy trabajando para mejorar y limpiar un gran diseño FPGA ya funcional que tiene un bus de datos de 64 bits. Una de las preguntas que surgieron es,
"¿deberíamos hacer la transición de todos nuestros autobuses a AXI4Lite / APB, o deberíam...
Estoy implementando un controlador PCIe, y me gustaría entender a qué nivel se pueden o deberían habilitar / deshabilitar las interrupciones. Intencionalmente no especifico el SO, ya que asumo que debería ser relevante para cualquier plataforma....
Quiero un nodo maestro consistente en un núcleo Stellaris Cortex M3 de TI conectado a lo que pueden ser hasta 32 nodos esclavos de TI MSP430 (o posiblemente más nodos esclavos Stellaris). Estos serán como máximo de 0,5 metros entre el maestro y...
Mi pregunta no es sobre un bus o una línea en particular y la terminación que debo poner en él.
Sé que algunos buses necesitan resistencias de terminación como CAN o direcciones / datos para las memorias.
Si entendí bien, estas resistencia...
Estoy leyendo hojas de datos en el bus LIN, pero aparentemente se usa la misma terminología para CAN.
¿Qué significa "recesivo" y "dominante", por ejemplo, enlace ?
¿Cómo se relacionan estos términos con "bajo" y "alto", o 0 y 1?
¿Hay algún bus interno estándar de FPGA?
Siempre he usado algún tipo de bus bidireccional entre mis bloques internos, pero ¿hay una forma estándar de hacerlo?
Mi comprensión de la interconexión de un chip SRAM estándar es la siguiente: cuando el host desea escribir, el # OutputEnable # es alto para llevar el bus de datos SRAM a High-Z y el host está manejando el bus. Al leer, OutputEnable # es bajo y...