Estoy usando freeRTOS en Zedboard. Soy capaz de habilitar la interrupción PL-PS en el programa de metal abierto. Realmente no pude encontrar ninguna documentación / tutorial sobre cómo vincular FreeRTOS y el sistema de interrupción PL. Actualmen...
Soy nuevo en el desarrollo de FPGA y estoy tratando de construir un sistema simple usando el SoC de Zynq (en el Zedboard). Consistirá en un bloque de IP generado usando Vivado HLS que aceptará matrices de datos, operará en ellas y producirá matr...
Tengo una IP personalizada creada con 2 pines de salida (en1_out y dir1_out)
¿Puedo saber cómo asignar estos dos pin al pin PMod en FPGA (pin Y11 y pin AA11)? He intentado abrir el diseño elaborado y en los puertos de E / S no puedo encont...
Voy a comprar una placa de desarrollo FPGA PYNQ-Z1 de Digilent (enlace: enlace ). Sin embargo, algunos de los comentarios en la página enlazada dicen que la placa se calienta mucho y deberían haber incluido un disipador térmico o un ventilador....
Estoy armando una PCB y quiero usar un solo chip DDR3 de 8 Gb (512 * 16) (MT41K512M16HA) pero el banco de direcciones DDR3 es menor que el chip DDR3.
¿Es posible utilizar un solo chip de 8Gb para este IC?
Hola, soy nuevo en el mundo de las redes neuronales convolucionales y me gustaría implementar una operación de convolución 2D utilizando el enfoque de ventana deslizante en un FPGA xilinx. La entrada a la imagen es una imagen de 32x32 con 2 cana...
Soy relativamente nuevo en sistemas integrados, así que perdona mi ignorancia. Estoy intentando construir un diseño de hardware en Vivado que admita la salida de consola en HDMI, usando el Zynq ZC702 que ejecuta PetaLinux, y basado en el diseño...
Estoy iniciando un nuevo proyecto independiente, conectado a la red basado en un FPGA. El chip de destino es de la serie Xilinx Zynq UltraScale +.
La arquitectura en la que estoy pensando es:
Toda la pila de red y la lógica de latencia cr...
Para el diseño HDL que estoy desarrollando actualmente para un SoC de zynq, necesito invertir una señal de reloj debido a un par diferencial intercambiado en el nivel de placa.
El uso de "NO" para invertir agrega una LUT en la ruta y, como ta...
Estoy buscando configurar una placa personalizada Xilinx Zynq-7000 con receptores LVDS de acuerdo con el siguiente diagrama.
En mi configuración, el 'IOB' de la izquierda representa un controlador LVDS de un receptor de radar y el IOB d...