Tengo un temporizador 555 de un solo disparo. Después de disparar, la salida se pone alta durante un período de tiempo.
Lo que me gustaría hacer ahora: después de que Vout alcance un nivel alto y luego vuelva a bajar, quiero desactivar el tem...
Quiero hacer un transmisor DMX512 con un STM32F103 usando HAL, CubeMX.
Encontré algo de documentación como aquí sobre el protocolo: Lighting-Control-using-DMX512-protocol-on-STM32 .
Lamentablemente no muestra código, sin embargo, tengo al...
Tenemos un programa donde enviamos datos de forma inalámbrica a través de GPRS. Recuperamos valores de los ADC, hacemos nuestros cálculos, los mostramos en la pantalla y también los enviamos a servidores remotos. El bucle puede ser considerado c...
Estoy conectando dos dispositivos RS422 pero no lo hago. Comencé a monitorear las señales de mi dispositivo y caí en confusión. Por favor ayúdame a entender algunas cosas.
Estoy adjuntando los datos del snap 01 de mi dispositivo (LTC2872) en la...
Hace el asíncrono. y sincronizar. ¿La señal de reinicio sigue las condiciones de configuración y tiempo de espera del flip flop? Si es así, ¿cómo afectarían a la salida?
Tengo una señal de reloj diferencial proveniente de un IC. Si la señal está presente, necesito un TTL "alto" para habilitar un controlador FET de lado alto. Cuando se violan ciertas condiciones, el IC enviará la señal diferencial a tierra, lo qu...
Estoy utilizando MCU TivaC TM4C123. Estoy tratando de enviar datos en serie a través de un pin y un reloj sincronizado a través de otro pin. Aquí hay una ilustración:
UséelmóduloTimer0paralosdatosenserieyTimer1paraelreloj.Lafrecuenciadelrelo...
Entiendo cómo funciona un amplificador operacional comparador básico y cómo se carga un capacitor individualmente, pero parece que no puedo unirlo todo para hacer este circuito. Creo que podría estar arruinando los rieles de tensión y los terren...
En los "Ejemplos de creación de prototipos FPGA por Verilog" de Pong Chu, recomienda usar un "tic" "de habilitación periódica para dividir el reloj mientras se mantiene un sistema síncrono (para evitar que el sistema se sincronice).
El ejempl...
Estoy diseñando un circuito de encriptación simple en Xilinx Virtex-5 FPGA. He dado la restricción de tiempo en la UCF de la siguiente manera:
NET "clk" TNM_NET = clk;
TIMESPEC TS_clk = PERIOD "clk" 25 ns HIGH 50%;
Mi diseño no tiene ningún...